芯片测试电路和芯片测试系统技术方案

本实用新型专利技术公开一种芯片测试电路，包括电源模块、供电开关模块和用于放置待测芯片的芯片测试座，供电开关模块的电压输入端电连接电源模块的第一电压输出端，供电开关模块的电压输出端电连接芯片测试座的供电输入引脚，芯片测试座具有一放置状态引脚，放置状态引脚上拉高电平电压信号，放置状态引脚电连接供电开关模块的导通控制端。本实用新型专利技术还公开一种芯片测试系统。本实用新型专利技术技术方案，有效避免了在待测芯片放反时上电造成待测芯片损坏的情况发生。发生。发生。

【技术实现步骤摘要】
芯片测试电路和芯片测试系统


[0001]本技术涉及芯片测试领域，特别涉及一种芯片测试电路和芯片测试系统。

技术介绍

[0002]由于EMMC芯片存在新增坏块的问题，所以EMMC芯片在出厂前需要进行老化测试。目前，EMMC芯片的老化测试电路中，通常没有针对芯片放置设计防呆的措施，EMMC芯片正反方向都可以放置到测试座，在放置EMMC芯片时，经常出现放反的情况。当在EMMC芯片放反状态下对测试座上电进行测试时，会造成EMMC芯片损坏。

技术实现思路

[0003]本技术提供一种芯片测试电路，避免在放反芯片时上电而造成芯片损坏，降低成本损失。
[0004]本技术提出的芯片测试电路，包括电源模块、供电开关模块和用于放置待测芯片的芯片测试座，所述供电开关模块的电压输入端电连接所述电源模块的第一电压输出端，所述供电开关模块的电压输出端电连接所述芯片测试座的供电输入引脚，所述芯片测试座具有一用于反馈待测芯片放置状态的放置状态引脚，所述放置状态引脚上拉高电平电压信号，所述放置状态引脚电连接所述供电开关模块的导通控制端；
[0005]所述芯片测试座在所述待测芯片放置正确时，其放置状态引脚的电位被所述待测芯片拉低；所述芯片测试座在所述待测芯片放反时，其放置状态引脚维持高电平不变；所述供电开关模块在所述导通控制端为低电平时导通，在所述导通控制端为高电平时断开。
[0006]优选地，所述供电开关模块包括开关单元和反相器，所述开关单元的输入端为所述供电开关模块的电压输入端，所述开关单元的输出端为所述供电开关模块的电压输出端，所述反相器的输入端为所述供电开关模块的导通控制端，所述反相器的输出端电连接所述开关单元的使能端。
[0007]优选地，所述开关单元包括负载芯片TSP22919、第一滤波电容、第一电阻和第二电阻，所述负载芯片TSP22919的输入端为所述供电开关模块的电压输入端，所述负载芯片TSP22919的输入端经所述第一滤波电容接地，所述负载芯片TSP22919的使能端电连接所述反相器的输出端，所述负载芯片TSP22919的使能端还经所述第一电阻接地，所述负载芯片TSP22919的输出端经所述第二电阻连接其QOD端。
[0008]优选地，所述芯片测试电路还包括降压模块，所述供电开关模块的电压输出端经所述降压模块电连接所述芯片测试座的供电输入引脚。
[0009]优选地，所述芯片测试座的供电输入引脚包括第一供电输入引脚和第二供电输入引脚，所述降压模块包括第一降压单元和第二降压单元，所述供电开关模块的电压输出端经所述第一降压单元电连接所述芯片测试座的第二供电输入引脚，所述供电开关模块的电压输出端还经所述第二降压单元电连接所述芯片测试座的第二供电输入引脚。
[0010]优选地，所述第一降压单元和所述第二降压单元为采用低压差线性稳压器的降压
电路。
[0011]优选地，所述芯片测试电路还包括LED模块，所述LED模块的正极连接所述电源模块的第二电压输出端，所述LED模块的负极连接所述芯片测试座的信号输出引脚。
[0012]优选地，所述芯片测试座的信号输出引脚还经一电阻连接一测试接口。
[0013]优选地，所述芯片测试电路还包括一状态指示灯，所述放置状态引脚经所述状态指示灯上拉所述高电平电压信号。
[0014]本技术还提供一种芯片测试系统，包括至少一个芯片测试电路，所述芯片测试电路包括电源模块、供电开关模块和用于放置待测芯片的芯片测试座，所述供电开关模块的电压输入端电连接所述电源模块的第一电压输出端，所述供电开关模块的电压输出端电连接所述芯片测试座的供电输入引脚，所述芯片测试座具有一用于反馈待测芯片放置状态的放置状态引脚，所述放置状态引脚上拉高电平电压信号，所述放置状态引脚电连接所述供电开关模块的导通控制端；所述芯片测试座在所述待测芯片放置正确时，其放置状态引脚的电位被所述待测芯片拉低；所述芯片测试座在所述待测芯片放反时，其放置状态引脚维持高电平不变；所述供电开关模块在所述导通控制端为低电平时导通，在所述导通控制端为高电平时断开。
[0015]本技术技术方案，电源模块的第一电压输出端经供电开关模块连接芯片测试座的供电输入引脚，由供电开关模块控制着芯片测试座的供电，芯片测试座的放置状态引脚连接到供电开关模块的导通控制端，芯片测试座的放置状态引脚根据待测芯片正放和反放两种情况分别输出不同的电平信号给供电开关模块的导通控制端，以反馈控制供电开关模块的通断；当待测芯片正放时，放置状态引脚输出低电平信号使供电开关模块导通，芯片测试座正常上电使待测芯片正常进行测试；当待测芯片反放时，放置状态引脚输出高电平信号使供电开关模块断开，芯片测试座不上电，从而有效避免了在待测芯片放反时上电造成待测芯片损坏的情况发生。
附图说明
[0016]图1为本技术芯片测试电路第一实施例的模块示意图；
[0017]图2为本技术芯片测试电路第二实施例的模块示意图；
[0018]图3为本技术芯片测试电路第二实施例中的开关单元的电路图；
[0019]图4为本技术芯片测试电路第三实施例的模块示意图；
[0020]图5为本技术芯片测试电路第四实施例的模块示意图；
[0021]图6为本技术芯片测试电路第五实施例的模块示意图；
[0022]图7为本技术芯片测试电路第六实施例的模块示意图。
具体实施方式
[0023]下面详细描述本技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本技术，而不能理解为对本技术的限制，基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0024]本技术提出一种芯片测试电路，用于芯片的测试，例如EMMC芯片的出厂老化测试。
[0025]如图1所示，在本实施例中，该芯片测试电路包括电源模块10、供电开关模块20和用于放置待测芯片的芯片测试座30，供电开关模块20的电压输入端A1电连接电源模块10的第一电压输出端V1(例如5V电压输出)，供电开关模块20的电压输出端A2电连接芯片测试座30的供电输入引脚IN，芯片测试座30具有一用于反馈待测芯片放置状态的放置状态引脚F，放置状态引脚F上拉高电平电压信号，放置状态引脚F电连接供电开关模块20的导通控制端A3。本实施例中，高电平电压信号40例如5V信号，当然，放置状态引脚F是通过一负载(例如电阻)上拉该高电平电压信号。
[0026]其中，芯片测试座30的放置状态引脚F在待测芯片正放和反放两种情形时，放置状态引脚F输出至导通控制端A3的电平信号不同，放置状态引脚F通过输出不同的电平信号来反馈待测芯片的放置状态。芯片测试座30在待测芯片放置正确时，其放置状态引脚F的电位被待测芯片拉低；芯片本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片测试电路，其特征在于，包括电源模块、供电开关模块和用于放置待测芯片的芯片测试座，所述供电开关模块的电压输入端电连接所述电源模块的第一电压输出端，所述供电开关模块的电压输出端电连接所述芯片测试座的供电输入引脚，所述芯片测试座具有一用于反馈待测芯片放置状态的放置状态引脚，所述放置状态引脚上拉高电平电压信号，所述放置状态引脚电连接所述供电开关模块的导通控制端；所述芯片测试座在所述待测芯片放置正确时，其放置状态引脚的电位被所述待测芯片拉低；所述芯片测试座在所述待测芯片放反时，其放置状态引脚维持高电平不变；所述供电开关模块在所述导通控制端为低电平时导通，在所述导通控制端为高电平时断开。2.根据权利要求1所述的芯片测试电路，其特征在于，所述供电开关模块包括开关单元和反相器，所述开关单元的输入端为所述供电开关模块的电压输入端，所述开关单元的输出端为所述供电开关模块的电压输出端，所述反相器的输入端为所述供电开关模块的导通控制端，所述反相器的输出端电连接所述开关单元的使能端。3.根据权利要求2所述的芯片测试电路，其特征在于，所述开关单元包括负载芯片TSP22919、第一滤波电容、第一电阻和第二电阻，所述负载芯片TSP22919的输入端为所述供电开关模块的电压输入端，所述负载芯片TSP22919的输入端经所述第一滤波电容接地，所述负载芯片TSP22919的使能端电连接所述反相器的输出端，所述负载芯片TSP22919的使能端还经所述第一电阻接地...

【专利技术属性】
技术研发人员：孙成思，孙日欣，刘冲，
申请(专利权)人：深圳佰维存储科技股份有限公司，
类型：新型
国别省市：