监测氧化层品质的方法技术

一种监测氧化层品质的方法，利用晶片可接受度测试（ＷＡＴ）设备来快速监测隧穿氧化层品质；首先电连接存储单元的控制栅极与浮置栅极，接着施加复数个摆动式且随时间改变的直流渐变电压，并测量各相应的栅极漏电流以计算出各相应的β值，然后计算各该β值的比值并绘制一β值－栅极电压曲线计算该第二常数对该第一常数的一第一比值，最后进行一比较步骤以比较该第一比值与一预设值的大小；本发明专利技术用于监测快闪存储单元以及ＭＯＳ晶体管中的氧化层品质，利用洁净室中的晶片可接受度测试设备做线上监测，其优点为简单、快速并且可以高度自动化地实时模拟出元件的失败情形。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术提供一种监测(monitor)氧化层品质(oxide quality)的方法，尤指一种利用晶片可接受度测试(wafer acceptance testing，WAT)设备快速(fast)监测一存储单元(memory cell)或是一金属氧化物半导体(metal-oxide-semiconductor，MOS)内的氧化层品质由于应力(stress-induced)而引发劣化的方法。
技术介绍
在现今的电子工业中，利用半导体材料所特有的一些特性所制造出来的半导体元件可说是最被广泛应用的主流元件。例如近年来颇为流行的金属氧化物半导体晶体管，由于其耗电量少且适合高积集度(integration)制造等的优点，已被广泛应用于各种电子元件以及电路之内。此外，存储器中的非挥发存储器(non-volatile memory)，如常见的快闪存储器(flash ROM)或是其他的可电擦除且可程序化只读存储器(Electrically erasableprogrammable ROM，EEPROM)，其特点为一旦资料或数据被储存进去之后，所存入的资料或数据不会因为电源供应之中断而消失，故具有资料保存(dataretention)的功能，也成为电子工业中的关键零组件。一般非挥发存储器中的快闪存储器，使用多晶硅或金属的浮置栅极(floating gate)来储存电荷，因此其与金属氧化物半导体不同的是，除了一般的控制栅极(control gate)之外还会再多一个浮置栅极(floating gate)。请参考图1(A)与图1(B)，图1(A)与图1(B)为快闪存储器单元10进行数据写入与清除时的示意图。如图1所示，快闪存储器单元(cell)10制作于一半导体基底12之上，快闪存储器单元10包含一浮置栅极14与一控制栅极16，而位于浮置栅极14与控制栅极16两侧的半导体基底12内，另包含有二N型掺杂区18，此二N型掺杂区18之中间定义出一通道(channel)22。在进行数据的写入时，热电子将隧穿(tunneling)一层位于浮置栅极14下方的薄二氧化硅层(未显示，thin oxide)，亦即隧穿氧化层，而进入浮置栅极14且陷于(trapped)浮置栅极14里，这个将浮置栅极14带负电荷的动作，会使得这个快闪存储器单元10存入″1″，反之则为″0″。假如想要把这个单一快闪存储器单元10的记忆状态清除，只要将快闪存储器单元10的控制栅极16施以适当的负电压，这些陷于浮置栅极14里的电子将再度隧穿浮置栅极14下方的薄二氧化硅层(未显示)，而从浮置栅极14中脱离，使这个快闪存储器单元10所存的记忆被清除，恢复资料储存前的状态，并可再进行新的资料存入。然而，由于电子(electron)或电洞(hole)在通道(channel)中流动(flow)时，非常容易受到电场(electric field)的影响而获得能量，成为所谓的热载子(hot carrier)。这些具有高能量(energetic)的热载子，将会改变原本的路径，而被射入(injected into)氧化层中成为氧化层陷入电荷(oxide-trapped charge，Not)，穿过氧化层造成流经栅极的漏电流(IG)，成为介面陷入电荷(interface trapped charge，Dit)以及产生光子(photon)。氧化层陷入电荷以及介面陷入电荷造成元件起始电压(threshold voltage)改变以及迁移率的退化(mobility degradation)。同时施加于栅极上的电压，也造成了一个横跨氧化层的电压差(Vox)，受到电场应力引响的氧化层(electric fieldstressed oxide)，常会产生应力引发漏电流(stress-induced SILC)的现象。其发生的机制(mechanism)可能由于高电场应力导致陷入电荷的产生，电子或电洞自基底隧穿至栅极时，这些位于中间的陷入电荷增加了隧穿的容易度，因此增强了漏电流，而这里之中间陷入电荷除了前述的氧化层陷入电荷以及介面陷入电荷之外，还包括有因结构缺陷而产生的固定氧化层电荷(fixed oxide charge)以及因钠、锂、钾等离子杂质(ion impurity)所产生的移动性电荷(mobile charges)。这种应力引发漏电流的现象不仅造成了非挥发存储器资料保存能力的劣化，也于进行非挥发存储器的写入/清除(write/erase)动作时造成问题，进而导致非挥发存储器的信赖度问题(reliability issue)。此外，随着科技的日新月异，各种电子系统以及电路的性能不断地被提升，连带的也提高了对于MOS晶体管的要求，而稳定的起始电压(thresholdvoltage)，即为一最基本的要求。因为当MOS晶体管的起始电压不稳定或超出规格时，此MOS晶体管的开启(turn-on)或关闭(turn-off)便会不正常，进而影响整体电路运作的正确性。因此业界便发展出多种方法，以期能正确判断氧化层的品质。请参考图2(A)与图2(B)，图2(A)与图2(B)为习知利用电容电压测量法(C-V method)判断氧化层品质的结果图。所谓的电容电压测量法，以测量制作于P型基底(P-type substrate)上的N型通道(n-channel)MOS元件为例，将一摆动式(swing)的随时间改变的渐变电压(ramping voltage)由负偏压(negative biased)至正偏压(positive biased)施加于栅极之上。由于电压值的改变，造成栅极下方的P型基底表面成为累积(accumulation)、空乏(depletion)以及反转(inversion)模式(mode)，电荷的分布(chargedistribution)亦相应改变。因此如图2(A)所示，整个MOS元件的电容(C)可视为栅氧化层电容(C0)以及半导体空乏层电容(Cj)的串联，由于C＝dQ/dV，电荷分布的改变造成了电容C的改变，故只要观察标准的电容-电压曲线，便可以明白各种模式下电荷的变化情形，并找出MOS的起始电压(VT)。另外，固定氧化层电荷、移动性电荷、氧化层陷入电荷以及介面陷入电荷其本身也都是电荷，如图2(B)所示，受前三者所影响的电容-电压曲线(b)将会使理想的电容-电压曲线(a)向左或向右平移(shift)，而由于介面陷入电荷会随着半导体表面电位(surface potential，φs)的改变而改变，受其所影响的电容-电压曲线(c)将不仅会使理想的电容-电压曲线(a)向左或向右平移，还会扭曲(distort)理想的电容-电压曲线(a)。请参考图3，图3为习知利用电荷充电法(charge pumping method)判断氧化层品质的方法示意图。如图3所示，习知利用电荷充电法判断氧化层品质的方法，以测量制作于一P型基底(P-type substrate)32上的NMOS 34元件为例，将NMOS 34的源极36与漏极38电连结在一起(tie together)并电连接至一微小的负偏压(slightly reverse biased)VR，再将一具有一定周期的方波脉冲(square-wave 本文档来自技高网...

【技术保护点】
一种监测隧穿氧化层品质的方法，其特征是：该方法包含有下列步骤：　　　　（ａ）．提供一半导体基底，该半导体基底表面形成有至少一存储单元，且该存储单元包含有由上而下依序堆叠的一第一栅极、一第二栅极以及该隧穿氧化层；　　　　（ｂ）．电连接该第一栅极以及该第二栅极；　　　　　（ｃ）．于该第一栅极施加一第一栅极电压，且该第一栅极电压为一摆动式并随时间改变的直流渐变电压；　　　　（ｄ）．测量该存储单元的一第一栅极漏电流，并利用一关系式计算出一第一常数；　　　　（ｅ）．于该第一栅极施加一第二栅极电压，且该第二栅极电压亦为一摆动式并随时间改变的直流渐变电压；　　　　（ｆ）．测量该存储单元的一第二栅极漏电流，并利用该关系式计算出一第二常数；　　　　（ｇ）．计算该第二常数对该第一常数的一第一比值；以及　　　　（ｈ）．进行一比较步骤，以比较该第一比值与一预设值的大小。

【技术特征摘要】
1.一种监测隧穿氧化层品质的方法，其特征是该方法包含有下列步骤(a).提供一半导体基底，该半导体基底表面形成有至少一存储单元，且该存储单元包含有由上而下依序堆叠的一第一栅极、一第二栅极以及该隧穿氧化层；(b).电连接该第一栅极以及该第二栅极；(c).于该第一栅极施加一第一栅极电压，且该第一栅极电压为一摆动式并随时间改变的直流渐变电压；(d).测量该存储单元的一第一栅极漏电流，并利用一关系式计算出一第一常数；(e).于该第一栅极施加一第二栅极电压，且该第二栅极电压亦为一摆动式并随时间改变的直流渐变电压；(f).测量该存储单元的一第二栅极漏电流，并利用该关系式计算出一第二常数；(g).计算该第二常数对该第一常数的一第一比值；以及(h).进行一比较步骤，以比较该第一比值与一预设值的大小。2.如权利要求1所述的方法，其特征是该半导体基底为一半导体晶片的硅基底，且该存储单元制作于该半导体晶片的测试区域上。3.如权利要求1所述的方法，其特征是该存储单元为一快闪存储单元，且该第一栅极与该第二栅极分别为该快闪存储单元的控制栅极以及浮置栅极。4.如权利要求1所述的方法，其特征是该存储单元为一非挥发性存储单元，且该第一栅极与该第二栅极分别为该非挥发性存储单元的控制栅极以及浮置栅极。5.如权利要求1所述的方法，其特征是当该第一比值大于该预设值时代表该隧穿氧化层的品质劣化至不可被接受。6.如权利要求1所述的方法，其特征是该关系式为福乐诺汉穿隧机制关系式。7.如权利要求1所述的方法，其特征是该预设值为10。8.如权利要求1所述的方法，其特征是各该常数分别为一对应至各该栅极电压的β值。9.如权利要求8所述的方法，其特征是该第一常数为一对应至该第一栅极电压的β1值，且该β1值＝{Δln[|该第一栅极漏电流|/(|该第一栅极电压|-|一平带电压(flatband voltage，Vfb)|)2]}÷{Δ[1÷(|该第一栅极电压|-|该平带电压|)]}。10.如权利要求8所述的方法，其特征是该第二常数为一对应至该第二栅极电压的β2值，且该β2值＝{Δln[|该第二栅极漏电流|/(|该第二栅极电压|-|该平带电压|)2]}÷{Δ[1÷(|该第二栅极电压|-|该平带电压|)]}。11.如权利要求8所述的方法，其特征是当该第一比值不大于该预设值时另包含有下列步骤于该第一栅极施加一第三栅极电压，且该第三栅极电压亦为一摆动式并随时间改变的直流渐变电压；测量该存储单元的一第三栅极漏电流，并利用该关系式以计算出一第三常数；计算该第三常数对该第二常数的一第二比值；以及进行该比较步骤，以比较该第二比值与该预设值的大小。12.如权利要求11所述的方法，其特征是当该第二比值不大于该预设值时，则重复(c)步骤至(h)步骤。13.如权利要求11所述的方法，其特征是当该第二比值大于该预设值时代表该隧穿氧化层的品质劣化至不可被接受。14.如权利要求11所述的方法，其特征是该第三常数为一对应至该第三栅极电压的β3值，且该β3值＝{Δln[|该第三栅极漏电流|/(|该第三栅极电压|-|该平带电压|)2]}÷{Δ[1÷(|该第三栅极电压|-|该平带电压|)]}。15.如权利要求14所述的方法，其特征是另包含有一制作一β值-栅极电压曲线图(β-Vg curve)的步骤，以利用分别对应至该第一栅极电压、该第二栅极电压以及该第三栅极电压的各该β值来对该第一栅极电压、该第二栅极电压以及该第三栅极电压作一β值-栅极电压曲线图(β-Vg curve)，并与一内建的代表该存储单元内的该隧穿氧化层品质未因应力而引发劣化的β值-栅极电压参考曲线图(reference β-Vg curve)相比较，以监测该隧穿氧化层品质。16.如权利要求15所述的方法，其特征是该β值-栅极电压曲线图至少包含有一第一区域、一第二区域以及一第三区域。17.如权利要求16所述的方法，其特征是位于该第一区域中的该β值为零，代表流经该存储单元的该第一栅极以及该第二栅极的各该栅极漏电流小于一预定电流值，位于该第二区域中的该β值的绝对值开始增加，代表因应力所引发的漏电流导致该存储单元的各该栅极漏电流明显增加，位于该第三区域中的该β值与该β值-栅极电压参考曲线图交叉，代表复数个载子被该隧穿氧化层所捕获的情形非常明显。18.如权利要求17所述的方法，其特征是该预定电流值为1.0×10-11A。19.如权利要求8所述的方法，其特征是另包含有一制作一β值-栅极电压曲线图(β-Vg curve)的步骤，以利用各该β值来对各该栅极电压作一β值-栅极电压曲线图(β-Vg curve)，并与一内建的代表该存储单元内的该隧穿氧化层品质未因应力而引发劣化的β值-栅极电压参考曲线图(reference β-Vg curve)相比较，以监测该隧穿氧化层品质。20.如权利要求1所述的方法，其特征是应用于一晶片可接受度测试设备中，以快速监测该存储单元内的该隧穿氧化层因应力引发的劣化现象。21.一种利用晶片可接受度测试设备来快速监测一氧化层品质因应力引发劣化的方法，其特征是该方法包含有下列步骤(a).提供一半导体基底，且该半导体基底表面至少包含有该氧化层，以及一第一栅极位于该氧化层之上；(b).对该第一栅...

【专利技术属性】
技术研发人员：康定国，陈衣凡，高嘉人，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]