包括由镶嵌工艺形成内连线的半导体器件及其制造方法技术

一种半导体器件，其特征在于，包括：　　　　半导体基片；　　　　多层薄膜，包括第一电介质薄膜，腐蚀抑制层和第二电介质薄膜，这些薄膜依次堆积在所述半导体基片上，所述腐蚀抑制层的介电常数比所述第一和第二电介质薄膜的介电常数大；以及　　　　金属内连线，形成在所述多层薄膜上；　　　　其中，所述腐蚀抑制层的上表面位于所述金属内连线的上表面基准的下面，而所述腐蚀抑制层的下表面位于所述金属内连线的下表面基准的上面。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体器件及其制作方法，具体地说，涉及一种内连结构的工艺技术，这结构包括形成在电介质薄膜中的腐蚀抑制层。
技术介绍
近来，作为对解决诸如高速工作，低制作成本等问题方法中的一个方法，半导体器件的多层内连线，变得越来越按比例缩小了。另一方面，内连延迟(RC延迟)问题，随着在内连线之间内连电阻和电容的增加变得显著了。于是，这个问题就成为器件在高速工作中主要的限制因素。因此，近日来已知道用于解决这问题的某些措施方案。在这些措施方案中，众所周知的是采用铜作为内连线的材料来代替铝，以便降低内连电阻，并采用低介电常数作为电介质薄膜的材料以便降低内连线间的电容。由于在铜上难以完成反应离子腐蚀，所以，在采用铜作为内连材料时，往往采用镶嵌工艺形成内连线。附图说明图1A到1D示出用镶嵌工艺形成铜内连线过程的一个例子。目前已知有二种镶嵌工艺，其中的一种是单一的镶嵌工艺，在这工艺中逐步形成内连层和通路管塞，而另一种则是双镶嵌工艺，在这工艺中同时形成内连层和通路管塞(JP-A No.2000-91425)。后面一种的解释将在下面作为一个例子来示出。首先，如图1A所示，把诸如由等离子体CVD沉积的SiN的铜扩散阻挡层形成在包括铜和下层内连线1和下层电介质薄膜2上。于是，在铜扩散阻挡层薄膜3上形成层间电介质薄膜4。虽然往往采用由等离子体CVD沉积的SiO2作为电介质薄膜4，但是，为内连延迟的有效降低，一种低介电常数材料是较佳的，正如上面提到的。此外，低介电常数材料指的是具有比SiO2约为4.1到4.2的介电常数小的材料，象由等离子体CVD沉积的SiOC或SiOF薄膜，或者由涂膜方法形成的有机SOG(在玻璃上的目旋)，无机SOG或有机聚合物薄膜。其次，在电介质薄膜4上依次形成腐蚀抑制层5和上层电介质薄膜6。对腐蚀抑制层5，选择一种其选择能力比上层电介质薄膜6强的材料，象SiN，SiC或SiO2。除SiO2外，还可采用低介电常数材料不仅用作层间电介质薄膜4还可用作上层电介质薄膜。于是，如图1B所示，用在其上有小孔形成的第一抗蚀图形7作为掩膜，进行一次各向异性腐蚀，从而形成通路孔7A。在剥离第一抗蚀图形之后，用在其上有沟槽形成的第二抗蚀图形8作为掩膜，进行一次各向异性腐蚀，从而形成如图1C所示的上层内连沟槽8A。在这工艺中，腐蚀抑制层5起到防止层间电介质薄膜4通过腐蚀被除去的作用。于是，如图1D所示，通路孔7A和上层内连沟槽8A的内壁涂以阻挡层金属9的膜，并用诸如铜的连金属10堵塞。阻挡层金属9对铜扩散起到扩散阻挡层的作用，还起到改善与电介质薄膜的粘合作用等。至于阻挡层9，通常采用诸如钽，钛，或由PVD沉积的氮化物等一类具有高熔点的材料。由于铜随着堵塞通路孔7A和上层内连沟槽8A(无图)而形成在上层电介质薄膜6上的，所以进行CMP(化学机械抛光)来形成通路管塞7B和上层内连线8B。以上述采用镶嵌工艺的内连线的形成中，腐蚀抑制层5防止包括通路孔7A畸变在内的过度腐蚀，结果是，由于不管布局和密度，通路孔7A和上层内连沟槽8A的尺寸变得一定，所以腐蚀抑制层5对高度可靠性起到了非常重要的作用。但是，上面所提的腐蚀抑制层具有相当大的介电常数。例如，作为腐蚀抑制层典型材料的SiN具有7的介电常数。所以，即使当采用一种低介电常数的材料作为电介质薄膜时，在内连线之间电容的减小效果被形成在电介质薄膜中的腐蚀抑制层所抑制。人们已经开发了几种解决方法来解决腐蚀抑制层的问题，诸如将它做得薄一点或改变该材料为低介电常数材料。但是，从生产率和可靠性的观点来看，由于还存在着诸多问题，所以未能付之实用。
技术实现思路
有鉴于上述问题，本专利技术已设计出提供一种用镶嵌工艺形成的多层内连技术，该技术在不显著改变材料或结构的情况下，能有效地减小在内连线之间的电容。本专利技术提供一种半导体器件，它包括半导体基片；包括依次推积在半导体基片上的第一电介质薄膜，腐蚀抑制层和第二电介质薄膜的多层薄膜，该腐蚀抑制层的介电常数大于第一和第二电介质薄膜的电介常数；以及形成在多层薄膜中的金属内连线；其中腐蚀抑制层的上表面位于金属内连线上表面基准的下面，而腐蚀抑制层的下表面位于金属内连线下表面基准的上面。此外，第一电介质薄膜指的是配置在两层内连层之间的电介质薄膜。第二电介质薄膜指的是配置在包括在单一内连层中的两个相邻内连线或内连沟槽之间的电介质薄膜，或认为要形成沟槽的薄膜。当在半导体器件工作的期间，电流在内连线中流动时，根据内连线横截的形状在其上产生了非均匀电场。由于内连线的横截面通常成为矩形即一般的直角形状，电通量线有汇集在矩形的四个角上的倾向。在根据本专利技术的半导体器件中，内连线的上表面基准与腐蚀抑制层是分开的。具有这种结构，在相邻内连线之间电通量线汇集的部分区域中是用低介电常数材料堵塞的。所以，即使当采用高介电常数材料作为腐蚀抑制层时，在内连线间相当大的电容被缩小。本专利技术还提供一种制作半导体器件的方法，它包括的诸步骤是在半导体基片上形成第一电介质薄膜；在第一电介质薄膜上形成具有比第一电介质薄膜较高介电常数的腐蚀抑制层；在腐蚀抑制层上形成具有比腐蚀抑制层较低介电常数的第二电介质薄膜；在第二电介质薄膜上进行选择腐蚀以形成沟槽，直到露出腐蚀抑制层为止；除去暴露在沟槽底部的腐蚀抑制层，直到露出第一电介质薄膜为止；在第一电介质薄膜上进行选择腐蚀到预定的厚度，以使具有预定深度的沟槽具有这个深度；以仅在沟槽中形成金属薄膜。该制作方法在形成第二电介质薄膜之后，且在第二电介质薄膜上进行选择腐蚀以形成沟槽之前也可包括在腐蚀抑制层和第一电介质薄膜上进行选择腐蚀以形成通路孔的步骤。该技术也适用于通过在通路孔和沟槽这两者中同时形成金属薄膜的双镶嵌工艺。此处，通路孔指的是在这孔中形成连接内连线的通路管塞，诸如在那些第一电介质薄膜下面的内连层中和在包括第二电介质薄膜在内的薄层中形成。腐蚀抑制层的电介常数可大于或等于2加第一和第二电介质薄膜介电常数中的任何一个介电常数的总和。它意味着腐蚀抑制层的介电常数可大于或等于2而大于至少第一和第二电介质薄膜中的任何一个介电常数。为了使内连线间电容更有效的减小，腐蚀抑制层的介电常数较佳大于2而比第一和第二电介质薄膜的介电常数都大。至于第一和第二电介质薄膜，可以采用一种包括Si，O，C和H在内作为组分元素的材料，可采用诸如由等离子体CVD沉积的SiOC和由涂膜法沉积的MSQ(甲基)。提出一个典型的例子，形成腐蚀抑制层的SiN和形成第一和第二电介质薄膜的SiOC的介电常数分别为7和2.9。所以，当上面所提的制作方法应用到由这些材料构成的半导体器件的生产工艺时，可通过把腐蚀抑制层从内连线的底部分开能有效地达到在内连线之间电容的减小。另外，本方法可以使诸如铜一类的低电阻金属构成的材料在镶嵌工艺中用作的连线。结果是，通过与腐蚀抑制层从内连线的下表面基准的分开相结合可以有效地抑制内连延迟。附图简述图1A到1D是示出制作半导体器件常规方法的示意截面图；图2A到2F是示出根据本专利技术制作的半导体器件方法的示意横截面图；图3是在该实施例中，用作对内连电容的减小效果评价的内连结构的示意横截面图；图4A和图4B是示出内连电容关于在上层内连线的下表面基准和交界面之间的距离关系的直线图；以及图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括半导体基片；多层薄膜，包括第一电介质薄膜，腐蚀抑制层和第二电介质薄膜，这些薄膜依次堆积在所述半导体基片上，所述腐蚀抑制层的介电常数比所述第一和第二电介质薄膜的介电常数大；以及金属内连线，形成在所述多层薄膜上；其中，所述腐蚀抑制层的上表面位于所述金属内连线的上表面基准的下面，而所述腐蚀抑制层的下表面位于所述金属内连线的下表面基准的上面。2.如权利要求1所述的半导体器件，其特征在于，所述腐蚀抑制层的介电常数小于或等于5。3.如权利要求1所述的半导体器件，其特征在于，所述腐蚀抑制层的介电常数大于或等于2加所述第一和第二电介质薄膜的任何一个介电常数的总和。4.如权利要求2所述的半导体器件，其特征在于，所述腐蚀抑制层的介电常数大于或等于2加所述第一和第二电介质薄膜的任何一个介电常数的总和。5.如权利要求1所述的半导体器件，其特征在于，所述金属内连线包括作为组成元素的铜。6.一种制造半导体器件的方法，其特征在于，包括在半导体基片上形成第一电介质薄膜；在所述第一电介质薄膜上形成腐蚀抑制层，该层具有比所述第一电介质薄膜较高的介电常数；在所述腐蚀抑制层上形成第二电介质薄膜，该薄膜具有比所述腐蚀抑制层较低的介电常数；在所述第二电介质薄膜上进行选择腐蚀以形成一个沟槽，直到暴露出腐蚀抑制层为止；除去在所述沟槽底部暴露出来的所述腐蚀抑制层，直到暴露出所述第一电介质薄膜为止；在所述第一电介质膜上进行选择腐蚀到预定的厚度，以使具有预定深度的所述沟槽具有该深度；以及在所述沟...

【专利技术属性】
技术研发人员：松原直辉，藤田和范，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：