本发明专利技术提供一种通过进行包括在每一分级块中的时钟延迟同步的时序控制和考虑到分级顶部上的时钟延迟的同步的时序控制来调节时钟延迟的方法。一种半导体集成电路器件的时钟延迟调节方法，其中根据分级块的电路设计条件提供多个用于调节时钟延迟的源点以便对从半导体芯片中的每一分级块的每一源点到要与时钟同步操作的时钟输入电路的时钟延迟值进行同步，并且在源点提供区域终端，并且通过时钟线连接半导体芯片的时钟输入端和每一区域终端以便在分级顶上进行时钟分布，并调节在分级块之间的时钟延迟。
【技术实现步骤摘要】
本专利技术涉及一种设计半导体集成电路器件的方法以及半导体集成电路器件，特别涉及一种执行调节以适应时钟输入端和将要响应于时钟信号操作的时钟输入电路的时钟延迟值的方法，如每一分级块(hierarchical block)中的触发电路。
技术介绍
在半导体集成电路器件的布图设计中的分级块902、903、904和905之中同步调节时钟延迟的方法中，常规地，在分级块902至905的每一个的外围上形成时钟输入端907，如图10中所示。为了使时钟输入端907与要做时钟信号供应源的半导体芯片的时钟输入端900之间的时钟信号的到达时间同步，通过以布线901的长度(布线长度)相等的方式对在分级顶部上布线进行所谓的等长布线，采用了时钟分布并连接时钟线的布线的方法。因此，每一分级块的时钟延迟被调节为同步(例如，参见JP-A-5-198674公报(第1至4页，图1))。906表示半导体芯片的边界。此外，有一种用于布线并连接分级块之间的共有信号的技术，其中信号终端形成在分级块上，并且在块之间的共有信号被布线并连接(例如，参见JP-A-5-243380公报(第1段落，图2))。然而，在常规半导体集成电路器件的布图设计中同步调节分级块之间的时钟延迟的时钟延迟调节方法，将同步直到时钟输入电路的时钟终端的时钟延迟，该时钟输入电路是要与形成在分级块外围上的时钟输入端的一个点上和其后的分级块中的所有触发器的时钟同步操作的电路，此外，在对每一分级块的时钟延迟同步的条件下执行该电路。然而，在半导体芯片上提供具有大电路规模和大块尺寸的分级块的情形中，有大量的配置条件，在分级块中的时钟输入电路的配置位置根据分级块的电路条件或紧密地集聚或分散。因此，很难同步仅在分级块的外围上形成的时钟输入端的一个点上和其后的时钟延迟。而且，在半导体集成电路器件的实际发展中，事实上经常出现这种情况。相似地，很难同步每一分级块的时钟延迟。因此，在常规方法中，由于即使通过在分级顶部上等长布线来执行时钟线的布线连接以同步时钟信号的到达时间，使每一分级块的时钟输入端和半导体芯片的时钟输入端分布时钟，还是存在不同步的分级块中具有时钟延迟的块，所以存在半导体集成电路器件的时钟延迟不能被调节为同步的问题。
技术实现思路
考虑到实际情况已做出本专利技术，它的一个目的是提供一种方法，该方法是为在每一分级块中提供用于时钟输入的区域终端并执行包括在每一分级块中的时钟延迟的同步的时序控制和考虑到在分级顶部上的时钟延迟的同步的时序控制，由此在具有多个分级块的半导体集成电路器件的布局设计中的时钟延迟的调节中调节时钟延迟。此外，本专利技术的另一个目的是提供一种半导体集成电路器件，其构成以执行包括在每一分级块中的时钟延迟同步的时序控制和包括在分级顶部上的时钟延迟同步的时序控制，由此调节时钟延迟。根据本专利技术的方法，其特征在于设置了半导体芯片的时钟延迟的期望值，根据期望值可以将用于调节时钟延迟的多个源点提供在半导体芯片边界中的至少一个分级块中，且时钟信号可以由该源点供给到每一分级块，并考虑在分级顶部上的分级块中的延迟调节。在这种情况中，考虑到电路的设计条件，诸如每一分级块中时钟输入电路的配置位置，确定决定源点的条件以获得时钟延迟的期望值。更为具体地，本专利技术提供一种方法，其中根据分级块的电路设计条件提供用于调节时钟延迟的多个源点以便同步从在半导体芯片中的每一分级块的每一源点到要与时钟同步操作的时钟输入电路的时钟延迟的值，并在源点中提供区域终端，且半导体芯片的时钟输入端和每个区域终端通过时钟线连接以便在分级顶部上进行时钟分布，并调节分级块之间的时钟延迟。根据该结构，这里提供多个用于调节时钟延迟的源点以同步从在每一分级块中的每一源点到要与时钟同步操作的时钟输入电路的时钟延迟值，且在源点上提供区域终端以将时钟从区域终端供给至每一时钟输入电路。因此，通过调节从时钟输入端到在分级顶部上的区域终端的时钟延迟，能够很容易完成直到每一时钟输入电路的时钟延迟的调节。此外，根据本专利技术的方法中，至少一个分级块以在半导体芯片的时钟输入端与区域终端之间的布线长度相等的方式具有多个区域终端。通过该结构，将在时钟输入端和区域终端之间的部分设置成等长布线。结果，能够容易完成直到每一时钟输入电路的时钟延迟的调节。而且，在根据本专利技术的方法中，在用于调节时钟延迟的源点上提供用于时钟输入的特定区域终端。区域终端专用于时钟且其位置在分级块上被自由地确定，且可以提供多个区域终端。为了半导体芯片时钟延迟的目的，以及专有使用的需要，调节用于每一分级块的每一时钟输入的每个区域终端的时钟延迟。此外，在根据本专利技术的方法中，半导体芯片的时钟输入端与区域终端通过时钟分布被连接以获得如此布线长度以便于补偿在分级块中源点的时钟延迟值中的差异。更具体地将，当调节结束时，在分级顶部上使用布线层的上层以如此方式执行布线连接以致半导体芯片的时钟输入端与用于每一时钟输入的区域终端之间的部分成为具有等长度的或考虑到在每一区域终端的时钟延迟中的差异的时钟分布的时钟线。该上层是指在要形成为布线层的层上提供的层。根据该结构，取决于电路的设计条件，分别将用于调节时钟延迟的源点提供成为用于在半导体芯片的边界中的分级块上的时钟输入的区域终端。理想地，将源点设置成特定区域终端而且半导体芯片的时钟输入端与用于时钟输入的每一特定区域终端之间的部分被布线并被连接以便在考虑到时钟的到达时间的情况下在分级顶部上进行时钟分布，并制定易于执行分级块中的时钟延迟和分级块之间的时钟延迟的同步的条件。这样，能够执行分级块之间的时钟延迟的调节。而且，在根据本专利技术的方法中，当从半导体芯片的时钟输入端到用于分级块的时钟输入的特定区域终端通过等长布线调节一个芯片的分级块之间的时钟延迟，然后在从用于特定分级块中时钟输入的特定区域终端至时钟输入电路的时钟线上产生在其中时钟延迟值不满足同步期望值的位置时，延迟调节缓冲电路插入在时钟线上的位置中以再次作为目标，由此调节时钟延迟并同步一个芯片的分级块之间的时钟延迟。通过该方法，能够以高可操作性调节延迟。此外，在根据本专利技术的方法中，在半导体芯片的时钟布线设计中，在半导体芯片中至少一个分级块上的至少一个位置处提供用于时钟输入的区域终端，在分级顶部上布线半导体芯片的时钟输入端和用于时钟输入的区域终端，计算区域终端与时钟输入端之间延迟值的差，为了补偿分级块中延迟值的差，从区域终端到多个时钟输入电路调节时钟延迟。通过该方法，能够以高可操作性调节延迟。此外，在根据本专利技术的方法中，以整个时钟布线长度几乎最小的方式在分级顶部上布线半导体芯片的时钟输入端和用于时钟输入的区域终端。通过该方法，能够减小延迟并实现速度的提高。在根据本专利技术的方法中，此外，以最大时钟布线长度几乎最小的方式在分级顶部上布线半导体芯片的时钟输入端和用于时钟输入的区域终端。通过该方法，能够减小整个芯片的时钟延迟并实现速度的提高。另外，以整个时钟布线长度几乎最小或者最大时钟布线长度几乎最小的方式在分级顶部上布线半导体芯片的时钟输入端和用于时钟输入的每一区域终端，并计算每一区域终端与时钟输入端之间延迟值的差，并且为了补偿每一分级块中延迟值的差，调节从每一区域终端到时钟输入电路的时钟延迟，例如多个触发器。在每一分级块中，接近时钟输入本文档来自技高网...
【技术保护点】
一种半导体集成电路器件的时钟延迟调节方法， 其中提供有多个用于调节时钟延迟的源点，以便根据分级块的电路设计条件对从半导体芯片中每一分级块的每一源点到要与时钟同步操作的时钟输入电路的时钟延迟值进行同步，以及 在源点中提供区域终端，并且通过时钟线连接半导体芯片的时钟输入端和每一区域终端，以便于在分级顶部上进行时钟分布，以及 调节分级块之间的时钟延迟。
【技术特征摘要】
JP 2003-1-31 024093/03;JP 2003-9-5 313917/031.一种半导体集成电路器件的时钟延迟调节方法，其中提供有多个用于调节时钟延迟的源点，以便根据分级块的电路设计条件对从半导体芯片中每一分级块的每一源点到要与时钟同步操作的时钟输入电路的时钟延迟值进行同步，以及在源点中提供区域终端，并且通过时钟线连接半导体芯片的时钟输入端和每一区域终端，以便于在分级顶部上进行时钟分布，以及调节分级块之间的时钟延迟。2.根据权利要求1的时钟延迟调节方法，其中至少一个分级块以在半导体芯片的时钟输入端和区域终端之间的布线长度相等的方式具有多个区域终端。3.根据权利要求1的时钟延迟调节方法，其中区域终端为用于时钟输入的特定输入端。4.根据权利要求1至3中任何一个的半导体集成电路器件的时钟延迟调节方法，其中通过时钟分布连接半导体芯片的时钟输入端和区域终端以获得关于补偿在分级块中源点的时钟延迟值中的差异的布线长度。5.根据权利要求1至3中任何一个的半导体集成电路器件的时钟延迟调节方法，其中当通过等长布线从半导体芯片的时钟输入端到用于分级块的时钟输入的特定区域终端调节一个芯片的分级块之间的时钟延迟，并且然后在从用于特定分级块中的时钟输入的特定区域终端到时钟输入电路的时钟线上产生在其中时钟延迟值不满足同步期望值的位置时，在时钟线的一个位置上插入延迟调节缓冲电路以再次成为目标，由此调节时钟延迟并对在一个芯片的分级块之间的时钟延迟进行同步。6.一种半导体集成电路器件的时钟延迟调节方法，其中在半导体芯片的时钟布线设计中，在半导体芯片的至少一个分级块上的至少一个位置中提供一个用于时钟输入的区域终端，在分级顶部上布线半导体芯片的时钟输入端和用于时钟输入的区域终端，计算在区域终端和时钟输入端之间的延迟值的差，并为了补偿在分级块中延迟值的差，调节从区域终端到多个时钟输入电路的时钟延迟。7.根...
【专利技术属性】
技术研发人员：田鹿健一，朝重浩喜，伊藤稔，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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