集成电路制造技术

层叠的金属配线层形成电磁隔离构造，这些金属配线层通过通孔而相互连接，由此形成层叠构造的金属栅栏。金属栅栏以包围在集成电路内产生电磁场的螺旋电感等的元件的方式配置。此外，电磁波的Ｓｋｉｎｄｅｐｔｈ设为δ，ｃ设为光速，集成电路的动作频率设为ｆ，金属栅栏区域的横向尺寸设为ｄ，金属栅栏的包围线宽设为ＷＦ，通孔间隔设为Ｌ，信号的波长λ＝ｃ／ｆ时，ｄ≤λ／８，ＷＦ≥５δ，Ｌ≤λ／２０。能够降低集成电路中的、电磁或经由基板的耦合噪音。

【技术实现步骤摘要】

本专利技术涉及集成电路，特别是涉及要考虑RF频率下的电磁耦合的集成电路。
技术介绍
系统导通芯片(SOC)是在一个芯片内对由数字、模拟、高频等构成的多个信号或电路进行集成化所得。现今，如图11所示，这些电路模块的相互作用、特别是经由硅基板而在模拟电路或RF电路上耦合的数字开关噪音使器件特性降低。在CMOS混合器件设计中，与经由这样的数字开关噪音的基板的耦合的降低相对，使用深的N阱这一点已被公知。可是，RF电路在同一芯片上被集成化时，RF电路模块间(经由基板的电耦合与基板上方的磁耦合)的干涉对此有影响。RF耦合的程度与使用的频率一起增加。进而，在具有螺旋电感那样大的面积的RF无源元件中，在硅基板与有源元件间、及与邻接的器件容易产生耦合。例如，Low Noise Amplifier(LNA)的输入与在1.5GHz的RF频率下动作的VCO耦合时，由于VCO的大的信号(典型的为～1V)，用于检测天线信号(一般来说几微V)的灵敏度降低。为了抑制如螺旋电感-螺旋电感间耦合那样，RF器件彼此的耦合的影响，提出了如下所述的几个技术方案。(1)增大干涉的器件间的空间的技术。(2)在螺旋电感下方配置图形化后的接地屏蔽层的技术(‘On-Chip Spiral Inductors with Patterned Ground Shields for Si-Based RF IC′s’、IEEE JOURNAL OF SOLID-STATE CIRCUITS，Vol.33，No.5，May 1998，pp.743-752)(称为非专利文献1)。(3)Deep Trench Guard技术(‘Deep Trench GuardTechnology to Suppress Coupling between Inductors in SiliconRF ICs’、2001IEEE)(称为非专利文献2)。(4)通过至少在3面上包围信号线那样的法拉第笼(Faradaycage)来屏蔽金属配线的技术(美国专利第6307252号说明书(公开日2001年10月23日))(称为专利文献1)。(5)包围金属配线的金属笼(cage)屏蔽技术(特开平10-256250公报(公开日1998年9月25日))(称为专利文献2)。另外，该目的在于通过金属屏蔽构造使电路模块与金属连接线的容量结合减少，这些屏蔽构造与GND连接。该现有技术例的构造(EMC EXPO1996)本质上与使用于PCB的技术(将电路间隔离，且使EMI减少的技术)(‘FUTURE EMC TRENDS IN PC BOARD DESIGN’、1986年6月16日～19日、EMC EXPO 1996、网址<URLhttp//www.blackmagic.com/ses/bruceg/EMC/futurePCB.html>)相类似。可是，上述的方法具有以下的问题。干涉的器件间的大的空间导致芯片尺寸及成本的增大。在螺旋电感下方被图形化后的GND屏蔽的配置会使螺旋电感的Q因数降低。进而，虽然该技术在RF频率波段有效(经由基板的耦合降低)，但在抑制电磁耦合(基板上部的磁耦合)方面无效。此外，非专利文献2的技术与通常的CMOS处理没有互换性，其结果，进行处理的价格高昂。此外，专利文献1的技术相对于金属配线防止噪音。因此，记载于专利文献1或专利文献2中的技术虽然对金属线进行了屏蔽，但不能够抑制来自硅基板/或经由硅基板的拾取噪音或耦合噪音。进而，这些任一种技术都不能处理与对耦合进行放大的活性的晶体管的相互作用。作为例子，图12表示由与螺旋电感邻接的晶体管构成的测试图形。在信号外加到螺旋电感时，理想的是没有任何的耦合，由晶体管的漏极测定的信号应该为0。可是，从图13就可以了解，输入输出间的结合度(S21)与频率的关系明显地表示产生了耦合。可以知道即使在晶体管处于OFF(Id＝0)状态下，由于基板一侧的经过路径所得的耦合，在高频区域，输入输出结合度增加。另一方面，在晶体管导通的情况下，信号利用螺旋电感与晶体管的栅极线的电磁耦合，信号被传送。在混合信号IC中，Deep N阱技术一般用于抑制穿过硅基板的数字噪音耦合。这样，Deep N阱技术适用于图12所示的螺旋电感与晶体管构造，输入输出间结合度S21的值如图14所示，虽然具有大概减少5db左右的效果，但相对于RF LNA这样的紧凑的应用器件来说，还是不够充分。
技术实现思路
本专利技术的目的在于提供一种与标准IC处理具有互换性、且能够降低电磁或经由基板的耦合的集成电路。为了达到上述目的，本专利技术的集成电路，其特征在于层叠了的金属配线层形成电磁隔离构造，上述金属配线层通过金属配线层间的多个通孔而相互连接，上述各金属配线层通过上述通孔而连接，由此形成层叠构造的金属栅栏，上述金属栅栏以包围目标元件的方式配置，并且电磁波的Skin depth设为δ，c设为光速，集成电路的动作频率设为f，金属栅栏区域的横向尺寸设为d，金属栅栏的包围线宽设为WF，通孔间隔设为L，信号的波长λ＝c/f时，d≤λ/8，WF≥5δ，L≤λ/20。根据上述的构成，限定了电磁波的Skin depthδ、金属栅栏区域的横向尺寸d、金属栅栏的包围线宽WF、通孔间隔L、信号的波长λ间的关系。因此，能够降低电磁或经由基板的耦合噪音。此外，本专利技术的集成电路，除了上述构成之外，其特征在于在金属栅栏的正下方包含由与基板导电类型相同的第1扩散层构成的护圈，上述护圈与固定电位连接，并且上述护圈与金属栅栏电分离。根据上述的构成，在金属栅栏的正下方包含由与基板导电类型相同的第1扩散层构成的护圈，护圈与固定电位连接，并且与金属栅栏电分离。因此，除了上述构成所得的效果之外，能够更有效地降低电磁或经由基板的耦合噪音。此外，本专利技术的集成电路，除了上述构成之外，其特征在于在上述目标元件的下方，具有与基板接合的阱。根据上述的构成，阱(well)在上述目标元件的下方与基板接合。因此，除了上述的构成所得的效果之外，能够更有效地降低电磁或经由基板的耦合噪音。此外，本专利技术的集成电路，除了上述构成之外，其特征在于在上述目标元件的下方，具有与基板导电类型相同的低电阻层，上述低电阻层与固定电位连接，并且与金属栅栏(fence)电分离。此外，本专利技术的集成电路，除了上述构成之外，其特征在于上述低电阻层的面积与通过上述金属栅栏而被包围的面积相等。因此，除了上述的构成所得的效果之外，能够更有效地降低电磁或经由基板的耦合噪音。此外，本专利技术的集成电路，除了上述构成之外，其特征在于上述低电阻层由自对准硅化物(salicide)扩散层构成。根据上述的构成，上述低电阻层由自对准硅化扩散层构成。因此，除了上述的构成所得的效果之外，能够更有效地降低电磁或经由基板的耦合噪音。此外，本专利技术的集成电路，除了上述构成之外，其特征在于上述低电阻层由自对准硅化后的多晶硅层构成。根据上述的构成，上述低电阻层由自对准硅化后的多晶硅层构成。因此，除了上述的构成所得的效果之外，能够更有效地降低电磁或经由基板的耦合噪音。此外，本专利技术的集成电路，除了上述构成之外，其特征在于具有上述金属栅栏构造的多个元件之间是基板。根据上述的构成，具有上述金属栅栏构造的多个元件之本文档来自技高网...

【技术保护点】
一种集成电路，其特征在于：层叠的金属配线层形成电磁隔离构造，上述金属配线层通过金属配线层间的多个通孔而相互连接，上述各金属配线层通过上述通孔而连接，由此形成层叠构造的金属栅栏，上述金属栅栏以包围目标元件的方式配置，并 且电磁波的Ｓｋｉｎｄｅｐｔｈ设为δ，ｃ设为光速，集成电路的动作频率设为ｆ，金属栅栏区域的横向尺寸设为ｄ，金属栅栏的包围线宽设为ＷＦ，通孔间隔设为Ｌ，信号的波长λ＝ｃ／ｆ时，ｄ≤λ／８，ＷＦ≥５δ，Ｌ≤λ／２０。

【技术特征摘要】
JP 2003-4-4 102118/20031.一种集成电路，其特征在于层叠的金属配线层形成电磁隔离构造，上述金属配线层通过金属配线层间的多个通孔而相互连接，上述各金属配线层通过上述通孔而连接，由此形成层叠构造的金属栅栏，上述金属栅栏以包围目标元件的方式配置，并且电磁波的Skin depth设为δ，c设为光速，集成电路的动作频率设为f，金属栅栏区域的横向尺寸设为d，金属栅栏的包围线宽设为WF，通孔间隔设为L，信号的波长λ＝c/f时，d≤λ/8，WF≥5δ，L≤λ/20。2.如权利要求1所述的集成电路，其特征在于在上述金属栅栏的正下方包含由与基板导电类型相同的第1扩散层构成的护圈，上述护圈与固定电位连接，并且上述护圈与上述金属栅栏电分离。3.如权利要求1所述的集成电路，其特征在于在上述目标元件的下方，具有与基板接合的阱。4.如权利要求1所述的集成电路，其特征在于在上述目标元件的下方，具有与基板导电类型相同的低电阻层，上述低电阻层与固定电位连接，并且与上述金属栅栏电分离。5.如权利要求4所述的集成电路，其特征在于上述低电阻层的面积与通过上述金属栅栏而被包围的面积相等。6.如权利要求5所述的集成...

【专利技术属性】
技术研发人员：AO阿丹，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：JP[日本]