缓冲放大器装置制造方法及图纸

本发明专利技术系关于一种用以缓冲并联供应至一半导体电路模块上之相同芯片，特别是ＤＲＡＭ芯片，之信号之缓冲放大器装置，其具有在每一信号线中之可调式延迟电路（７１），以及一延迟侦测器电路（６），其系于缓冲放大器装置（１）之输入端及输出端接收源自该缓冲放大器装置之时脉信号，并自此些两信号间撷取相位差，以及产生用于设定该延迟电路（７１）之可变延迟时间（Δｔ↓［ｖａｒ］）之一控制信号。因此，该延迟侦测器电路（６）所设定之该延迟时间系独立于该ＤＲＡＭ内存芯片（１３）之参数的变化之外。安排路径至该延迟侦测器电路（６）之输入端之回馈路径（１１）系具有与电容组件（１０）具有相同结构及相同电性特质之一参考线网络（９），其中该电容组件（１０）系终止被安排线路至该ＤＲＡＭ内存芯片之该线网络（１２）且亦终止该参考线网络（９），并具有与在ＤＲＡＭ内存芯片（１３）上信号输入端相同之电容。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】
专利技术叙述本专利技术系关于用于缓冲并联供应至半导体电路模块上相同芯片之信号之缓冲放大器装置，特别是关于在一DRAM内存模块上之DRAM芯片。在现今之半导体模块中，举例而言，如永远被定时(clocked)于较高频率之DRAM内存模块，供应至半导体电路模块上所有相同芯片，特别是内存芯片，之信号，如并联施加至所有芯片之寻址、命令及资料信号，应尽可能的具有相同之信号传播时间。在此背景中，现今之缓存器以及缓冲放大器装置，正如被使用于提供有缓存器之半导体中一样，其延迟范围在频率上而言太高了，此延迟时间范围一般系介于0.9ns至2.5ns之间。结果，当频率大于100mHz时，在命令/寻址总线(command/address bus)之信号的时间容忍度变得非常窄。迄今，此现象已经藉由使用可调式时脉延迟之缓存器延迟而可获得补偿，但只要时脉延迟之设定一经执行则即已固定，而无法适应半导体电路模块之不同特质。因此，本专利技术之目标系在于使得具可调式延迟以及电环绕与惯用之命令及寻址线一样路径之固定延迟回馈回路之缓冲放大器装置成为可能，其中该缓冲放大器装置亦可以是内存模块之缓存器装置。此系意欲于降低缓冲放大器装置或内存芯片之缓存器之最小及最大延迟间之差距，并使得此延迟能独立于在半导体电路模块中之印刷电路板之参数之外。此目的系以申请专利范围加以达成。与本案之一基本观点一致，一种缓冲放大器装置，其系用以缓冲并联供应至一半导体电路模块上之相同芯片，特别是一DRAM内存模块上之DRAM芯片，之信号，其具有第一接收器组件以分别并联接收该信号，以及第一输出缓冲放大器，其输入端系分别连接至该第一接收器组件分别之输出端，以达成自该第一接收器组件撷取该信号之目的，并产生经由一信号线网络而供应至该半导体电路模块上之该芯片之已缓冲输出信号，其特征在于，该缓冲放大器装置亦具有一第二接收器组件以接收一系统时脉信号；一第二输出缓冲放大器，其输入端系连接至该第二接收器组件之一输出端，以达成产生一已缓冲输出时脉信号之目的；具有一可调式延迟时间之第一延迟电路，其系分别连接于每一第一接收器组件之该输出端以及每一该第一输出缓冲放大器之该输入端之间，并依照该设定之延迟时间而延迟此些输出端及此些输入端之间之信号；具有一可调式延迟时间之一第二延迟电路，其系提供于该第二接收器组件之该输出端以及该第二输出缓冲放大器之该输入端之间，以达成依照该设定之延迟时间而延迟此输出端以及此输入端之间之时脉信号；一延迟侦测器电路具有一第一及一第二输入端，其中该第一输入端系连接至该第二接收器组件之该输出端，而该第二输入端系经由一回馈回路而连接至该第二输出缓冲放大器之该输出端，以达成侦测施加于其第一及第二输入端之时脉信号间之一真实延迟时间之目的，一第三输入端，其上系施加一指示一额定延迟(nominaldelay)之参考信号，并具有一差动放大器，其中该差动放大器系加以配置以产生对应已侦测之真实延迟时间以及该参考信号所指示之该额定延迟时间之间的差值之一控制电压，并系被分别供给至该第一及第二延迟电路上之一控制输入端，以达成设定该延迟时间之目的。与本案之另一观点一致，该回馈回路系具有与电容组件具有相同结构及相同电性特质之参考线网络，其中该电容组件系终止该信号线网络及该参考线网络，并具有与在半导体电路模块上之芯片上信号输入端之相同电容。较佳地是，这些电容组件系藉由在该芯片上之虚设接脚(dummypins)或未使用之信号输入端而加以产生。在半导体模块之例子中，藉由该缓冲放大器装置所加以缓冲之信号系较佳地为命令及地址信号。较佳地是，该第一及该第二接收器组件系分别具有差动放大器(differential amplifier)。另一较佳的情况是，该第一及该第二输出缓冲放大器系分别具有推挽放大器(push-pull amplifiers)。该延迟侦测器电路系可以较佳地具有一互斥或门极(exclusive-OR gate)，其具有第一及第二输入端，以及形成一积分器装置之一R-C组件，其系位于该互斥或门极之输出端，以产生对应真实延迟时间之一电压准位，而该电压准位系供给至在该延迟侦测器电路中之该差动放大器之反相输入端。该缓冲放大器装置可以是位于在半导体电路模块上之印刷电路板上之一分离的积体芯片，或替代的可以被整合到半导体模块之另一芯片中。如上述之有关本案之缓冲放大器装置的结构及操作因此可以减少自缓冲器/缓存器至半导体芯片之最小及最大延迟间之差异，并可使此延迟独立于该印刷电路板之参数之外。本案前述及更进一步之具有优势的特征将藉由图式做为参考而于之后做更详细之说明，在图式中，尤其第1图其系显示基于本发营之一缓冲放大器装置之一第一示范性与第1图一致，一缓冲放大器装置，通常以1表示，系包含第一接收器组件51，其系为差动放大器之形式，以接收命令及地址信号2(第1图仅显示一个频道，且信号2之真实数目是介于22至48之间)，第二接收器组件52，其实施与差动放大器一样，系用以接收差动时脉信号3。而该第一接收器组件51之输出端系分别经由具有可调式延迟时间Δtvar之第一延迟电路71而连接至分别第一输出缓冲放大器81之输入端，而该第一输出缓冲放大器81系为推挽形式缓冲放大器。相同的，该第二接收器组件52之输出端系分别经由具有可调式延迟时间Δtvar之第二延迟电路72而连接至在第二输出缓冲放大器82上之输入端，而该第二输出缓冲放大器82，像该第一输出缓冲放大器81一样，系为推挽形式缓冲放大器。该第一输出缓冲放大器81分别之输出端系经由在一印刷电路板(未显示)上之线网络12而连接至在复数个并联DRAM芯片，DRAM1，DRAM2，...，DRAM5，上之命令及寻址输入端。该第二输出缓冲放大器82之输出端系经由在一印刷电路板(未显示)上之一参考线网络9而连接至具有与内存芯片13之信号输入端相同电容之终止电容组件10，其中该输出端系传达由该第二延迟电路72所延迟之具有可变延迟之时脉信号。这些电容组件可以是在内存芯片13上之虚设接脚(dummy pins)或未使用之信号输入端，而这使得本系统对于内存芯片13之参数之变化不敏感。该信号线网络12及该参考线网络9之拓扑(topology)需要在电的项目(electrical terms)相同。从该参考线网络9起，一回馈线11系被安排路线至一延迟侦测器电路6上之一输入端15，该延迟侦测器电路6之排列及操作系藉由第二及第3图做为参考而于之后加以描述。第2图系显示该延迟侦测器电路6之电路排列之示范性实施例。在一互斥或门极16上之一输入端14系接收该第二接收器组件52在输出端所输出之时脉信号，同时，第2图所示之该延迟侦测器电路6之另一输入端15，如前所述，系有该回馈线11自该参考线网络9连接至其上。第3图系显示互斥或门极16之两输入端信号14及15以及两种不同状况，一长延迟Δt1(第3图中之左侧)及一较短延迟Δt2(第3图中之右侧)，之输出信号18之信号变量曲线之范例。脉冲18之长度系相同于在命令及地址信号网络中之延迟，连接至该互斥或门极16之该输出端18的是一积分器，其系包括一电阻17以及一电容21，并传递一电压准位至电路点20，该电压准位系对应该脉冲18之长度(比较第3图中之最后一排)。在点20之电压系本文档来自技高网...

【技术保护点】
一种用以缓冲并联供应至一半导体电路模块上之相同芯片，特别是一ＤＲＡＭ内存模块上之ＤＲＡＭ芯片，之信号之缓冲放大器装置（１），其具有：第一接收器组件（５１）以分别并联接收信号（２）；以及第一输出缓冲放大器（８１），其输入端系分别连接至该第一接收器组件（５１）分别之输出端，以达成自该第一接收器组件（５１）撷取该信号之目的，并产生经由一信号线网络（１２）而供应至该半导体电路模块上之该芯片之已缓冲输出信号，其中，该缓冲放大器装置（１）亦具有：一第二接收器组件（５２）以接收一系统时脉信号（３）；一第二输出缓冲放大器（８２），其输入端系连接至该第二接收器组件（５２）之一输出端，以达成产生一已缓冲输出时脉信号之目的；具有一可调式延迟时间（Δｔ↓［ｖａｒ］）之第一延迟电路（７１），其系分别连接于每一第一接收器组件（５１）之该输入端以及每一该第一输出缓冲放大器（８１）之该输入端之间，并依照该设定之延迟时间（Δｔ↓［ｖａｒ］）而延迟此些输出端及此些输入端之间之信号；具有一可调式延迟时间（Δｔ↓［ｖａｒ］）之一第二延迟电路（７２），其系提供于该第二接收器组件（５２）之该输出端以及该第二输出缓冲放大器（８２）之该输入端之间，以达成依照该设定之延迟时间（Δｔ↓［ｖａｒ］）而延迟此输出端以及此输入端之间之时脉信号；一延迟侦测器电路（６）具有一第一及一第二输入端（１４、１５），其中该第一输入端（１４）系连接至该第二接收器组件（５２）之该输出端，而该第二输入端（１５）系经由一回馈回路（９、１０）而连接至该第二输出缓冲放大器（８２）之该输出端，以达成侦测施加于其第一及第二输入端（１４、１５）之时脉信号间之一真实延迟时间之目的，一第三输入端（４），其上系施加一指示一额定延迟（ｎｏｍｉｎａｌ　ｄｅｌａｙ）之参考信号，并具有一差动放大器（２２），该差动放大器（２２）系加以配置以产生对应已侦测之真实延迟时间以及该参考信号所指示之该额定延迟时间之间的差值之一控制电压，并被分别供给至该第一及第二延迟电路（７１、７２）上之一控制输入端，以达成设定该延迟时间（Δｔ↓［ｖａｒ］）之目的。...

【技术特征摘要】
...

【专利技术属性】
技术研发人员：M库滋门卡，O基赫尔，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]