一种不同隔离沟槽深度的存储器制法，是于存储器基板中的存储元区域（ｃｅｌｌ ａｒｅａ）及周边区域（ｐｅｒｉｐｈｅｒａｌ ａｒｅａ）中采取非同步蚀刻制程，分别形成深度相异的隔离沟槽（ｔｒｅｎｃｈ），使周边区域中所形成的隔离沟槽较存储元区域中更深入于基板内部。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术有关一种不同隔离沟槽深度的存储器制法及装置，尤指一种于存储器的周边区域(peripheral area)中形成较存储元区域(cell area)中更深的隔离沟槽(trench)，以使存储器于高电压操作时保有较佳的电气特性。(2)
技术介绍
于存储器的制程技术当中，浅沟隔离技术(Shallow trench isolation，STI)目前已广泛应用，就以快闪存储器而言，一完整存储器大致上可分为两大区域，即存储元区域(cell area)及其四周的周边区域(peripheral area)，前者是供形成存储阵列(cell area)用，而后者则供操作存储器的控制电路设计。以快闪存储器的读写方式来看，因其操作电压必须维持一定大小而无法以低电压进行读写，故当操作电压较高时，应于存储器的周边区域中形成更深的隔离沟槽，使其中的控制电路彼此之间能获得较佳的隔离效果，以避免由高压所导致的漏电流。但目前存储器当中的周边区域与存储元区域，其作法是两者均采取相同光罩进行同步蚀刻，故两区域所形成的隔离沟槽深度均为一致。这样所形成的沟槽深度，对周边区域中的控制电路而言，当高压工作时仍是无法提供其所需的隔离效果，其仍旧具有漏电流的问题。(3)
技术实现思路
鉴于上述目前存储器制法的缺失，本专利技术的主要目的是提供一种不同隔离沟槽深度的存储器的制法及其装置，对形成于周边区域中的控制电路可有效避免漏电流情况发生，使存储器在高压操作时仍可保有较佳的电气特性。本专利技术的又一目的是提供一种不同隔离沟槽深度的存储器的制法及其装置，于不变动存储元区域(cell area)设计的前提之下，仅需局部改变周边区域的制法，因毋须变更存储元区域当中复杂的布线设计，使存储器的生产过程中仍可维持其制造良率。本专利技术的再一目的是提供一种不同隔离沟槽深度的存储器的制法及其装置，因快闪存储器(flash memory)操作时必须以高工作电压进行，故特别适用于快闪存储器的制程。为达到上述目的，本专利技术的存储器制法是采取多次蚀刻制程，于存储器当中的存储元区域(cell area)及周边区域(peripheral area)中，分别形成深度相异的隔离沟槽(trench)，使周边区域中所形成的隔离沟槽较存储元区域中更深入内部。其中，所述多次蚀刻制程是为二阶段式蚀刻，第一阶段是于存储元区域及周边区域中均形成深度一致的隔离沟槽，而后再以光阻剂覆盖于所述存储元区域上方，而针对周边区域中所形成的隔离沟槽再次进行第二阶段的蚀刻，使其深度更深入内部。为能进一步了解本专利技术的架构及其他目的，兹附以附图详细说明如后(4)附图说明图1～图8是本专利技术一实施例的制法流程图。图9～图10A、图10B、图10C是本专利技术另一实施例的制法流程图。图11～图14是本专利技术又一实施例的制法流程图。(5)具体实施方式请参阅图1至图8所示，为本专利技术一实施例的制法流程示意图，于图面左半边是代表存储元区域(cell area)，而于图面右半边则代表所述存储元区域(cell area)外围的周边区域(peripheral area)。请参阅图1所示，于一硅基板10上是序形成有一穿隧氧化层20(约80~120)、一采用复晶硅沉积形成的第一栅极层30(约400~1000)、一第一氮化硅层40(约800~2000)及一利用硼硅玻璃(BSG)制成的硬式遮罩层50。于遮罩层50形成之后，藉由光罩显影技术于两区域上分别形成出适当的元件图案(栅极图案)，亦即于该遮罩层50上方涂布光阻后，曝光、显影及向下蚀刻至所述第一栅极层30为止，蚀刻完毕后去除光阻(如图2所示)，其中，因存储元区域所欲形成的存储元(memory cell)是为高密度排列，故此阶段中的蚀刻光罩是采用深紫外线光罩(DUV Mask)。请参考图3所示，而后直接利用所述遮罩层50作为蚀刻的阻绝层，对非遮蔽区域的第一栅极层30、穿隧氧化层20向下进行等向性蚀刻，并深入于硅基板10内部约1500~3000而形成第一阶段的浅隔离沟槽60、60A。请参阅图4所示，通过另一光罩作业，在存储元区域上方全面覆盖一层光阻剂70，而周边区域则呈开放状态。对未覆有光阻剂70的周边区域，再进行一次蚀刻程序，使在图面右边的原浅隔离沟槽60A向基板10再度向下延伸，而形成第二阶段的深隔离沟槽80，其深度约为3500~4500。此蚀刻步骤因仅针对元件排列密度较低的周边区域进行，而存储元区域则由光阻剂70覆盖，故可采用成本较低的MUV Mask即可。于完成深隔离沟槽80后，再将光阻剂70去除(如图5所示)。请参阅6所示，经去除两区域上方的遮罩层50，再于各隔离沟槽60、80内部沉积高密度等离子体氧化硅(HDP-SiO2)，再以化学机械研磨法(CMP)进行表面平坦化，据以形成两种不同深度的隔离沟槽。之后，将图6中的第一氮化硅层40与各隔离沟槽60、80的表层再加以去除，并以复晶硅材质全面沉积一第二栅极层90，于存储元区域部分的第二栅极层90上方，则再次利用蚀刻手段配合光阻剂70A形成出第二氮化硅层100，此第二氮化硅层100的图案将作为栅极的图案。请参阅图8所示，未被光阻剂70A所覆盖的第二栅极层90是加以蚀刻去除而显露出浅隔离沟槽60的表层，再利用该光阻剂70A作为一阻绝层，仅将硼离子以离子布值技术注入至浅隔离沟槽60下方，藉此增加各个存储元(memory cell)彼此之间的隔离效果，最后将光阻剂70去除以供进行后续制程。由所述说明中可知此实施例分别于存储器的存储元区域及周边区域分别形成不同深度的隔离沟槽60、80，而为符合周边区域上控制电路的高压操作需求，使其隔离沟槽80更深入于基材内部以提供较佳的隔离效果，而有效减缓漏电流的情况发生。另外，此制程与传统制程相比较，仅增加一道较低成本的DUV Mask即可形成不同深度的隔离沟槽60、80，确实具有产业利用性。再请配合参阅图10A、图10B、图10C所示，为本专利技术的另一可行实施例，其前段制程与前述实施例不同处在于，当第二栅极层90尚未进行蚀刻前，即先施行所述离子布植，通过控制布植强度同样将硼离子植入于浅隔离沟槽60下方(如图9所示)。于离子布植结束后将光阻剂70A清除，并形成一层薄氮化硅层20A(如图10A所示)，再回蚀刻(Etching back)去除而转变为侧壁(spacer)氮化硅层20B(如图10B、图10C所示)，因两相邻侧壁之间的宽度缩短，这样得利用此窄宽对下层第二栅极层90进行蚀刻，亦即该侧壁氮化硅层20B可对下方的第二栅极层90提供部分遮覆效果使其免于蚀刻，使第二栅极层90的有效面积增加，藉此提高晶体管元件其耦合率(coupling ratio)而提升存储器效率。请参阅图11、图12所示，为本专利技术的再一实施例，其同样利用显影蚀刻步骤(如所述第一实施例图1至图4所示)，仅先行于周边区域形成出深隔离沟槽80，而存储器的存储元区域部分则先以光阻剂遮覆，故未形成有隔离沟槽。于深隔离沟槽80形成后，将覆盖于存储元区域及周边区域上的遮罩层50全面去除。请配合参看图13、图14所示，于周边区域部分以氧化制程形成一薄膜氧化层(图中未示)，而后将此薄膜氧化层蚀除，即可使深隔离沟槽80的顶、底部圆角化，此一步骤将有助于后续深隔离沟槽本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种不同隔离沟槽深度的存储器制法，是于存储器基板中的存储元区域(cell area)及周边区域(peripheral area)中采取非同步蚀刻制程，分别形成深度相异的隔离沟槽(trench)，使周边区域中所形成的隔离沟槽较存储元区域中更深入于基板内部。2.如权利要求1所述的不同隔离沟槽深度的存储器制法，其特征在于，该非同步蚀刻制程包括有准备一存储器基板，该基板上依序形成一穿隧氧化层、一第一栅极层、一第一氮化硅层及一硬式遮罩层；元件形成手段，是于存储器基板的存储元区域及周边区域形成栅极图案；一第一蚀刻手段，是根据形成出的栅极图案，于该存储器基板的存储元区域及周边区域对基板向下蚀刻，于相邻栅极间形成浅隔离沟槽；一第二光罩形成蚀刻手段，仅对该存储器基板周边区域的浅隔离沟槽再次进行蚀刻而构成深隔离沟槽。3.如权利要求2所述的不同隔离沟槽深度的存储器制法，其特征在于，该元件形成手段是以深紫外线光罩(DUV Mask)实施，该第二光罩形成蚀刻手段是以MUV Mask形成而成。4.如权利要求2所述的不同隔离沟槽深度的存储器制法，其特征在于，还包括有于所述浅隔离沟槽及深隔离沟槽形成后，去除该存储器基板上的硬式遮罩层；于所述浅隔离沟槽及深隔离沟槽中沉积充填高密度等离子体氧化硅；表面平坦化，去除所述第一氮化硅层及各隔离沟槽的表层沉积物，而于第一栅极层处获得一平整表面；沉积一第二栅极层于第一栅极层上方。5.如权利要求4所述的不同隔离沟槽深度的存储器制法，其特征在于，还包括有沉积一第二氮化硅层于第二栅极层上方；光罩形成及蚀刻第二氮化硅层及第二栅极层；离子布植，于存储元区域中将硼离...
【专利技术属性】
技术研发人员：谢文贵，黄智睦，徐雋，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：
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