半导体器件及其制造方法技术

本发明专利技术涉及减小尺寸的具有非易失存储器的半导体器件。在具有ＡＮＤ型快闪存储器中，多个非易失存储单元具有有多个第一电极、与多个第一电极交叉的多个字线以及多个浮置栅极，所述浮置栅极设置在分别位于多个相邻第一电极之间的部分上且在平面图上与多个字线重叠，多个浮置栅极形成为横截面为凸起状，并且比第一电极高。结果是，即使减小非易失存储单元的尺寸，也可以很容易地处理浮置栅极。此外，可以提高字线的浮置栅极和控制栅极之间的耦合比而不增加由非易失存储单元所占据的面积。

【技术实现步骤摘要】

本专利技术涉及一种。特别是，本专利技术涉及有效地适用于具有非易失存储器如EEPROM(电可擦可编程只读存储器)或快闪存储器的的技术。
技术介绍
由本专利技术人研究过的非易失存储单元除了浮置栅极和控制栅极之外还具有被称为辅助栅极的第三栅极。在半导体衬底的主表面上方，按照一个靠着一个的方式设置多个辅助栅极，每个辅助栅极的平面结构为带状。在覆盖多个辅助栅极的绝缘膜上，各在相邻辅助栅极之间形成槽，并且在每个槽的侧面和底部设置横截面为凸起状的浮置栅极。在浮置栅极上方，经层间膜提供控制栅极。顺便提及，例如，在日本未审专利公报No.2000-188346中，公开了一种NAND型快闪存储单元，这些存储单元构成为在形成在半导体衬底的主表面上方的用于隔离的相邻STI区之间，提供横截面为凸起状的浮置栅极，以及按照覆盖该表面的方式经层间膜提供控制栅极。(专利文献1)。日本未审专利公报No.2000-188346
技术实现思路
然而，对于具有非易失存储器的半导体器件，小型化的要求日益增长。在这种条件下，如何在不产生各种缺陷的情况下减小器件的尺寸成为一个重要目标。本专利技术的目的是提供一种能减小具有非易失存储器的半导体器件的尺寸的技术。通过下面说明书的文字说明和附图使前述和其它目的以及本专利技术的其它特征更明显。除了在本申请中公开的本专利技术以外，下面将简要说明典型例子的概述。根据本专利技术的一个方面，一种半导体器件包括半导体衬底；和在半导体衬底上方的具有多个第一电极、与第一电极交叉的多个第二电极以及用于电荷积累的多个第三电极的多个非易失存储单元，所述多个第三电极设置在多个相邻第一电极和多个第二电极之间的部分的相交点上并处于与第一电极和第二电极绝缘的状态，其中每个第三电极按照高度比第一电极高的方式形成为横截面为凸起状。此外，根据本专利技术的另一方面，一种半导体器件包括半导体衬底；和在半导体衬底上方的具有多个第一电极、与第一电极交叉的多个第二电极以及用于电荷积累的多个第三电极的多个非易失存储单元，所述多个第三电极设置在多个相邻第一电极和多个第二电极之间的部分的相交点上并处于与第一电极和第二电极绝缘的状态，其中多个第一电极具有在半导体衬底中形成反型层的功能。下面简要介绍通过在本申请中公开的本专利技术的典型实施例获得的效果。可以促进非易失存储器的小型化。此外，可以减小半导体器件的尺寸。附图说明图1是作为本专利技术一个实施例的半导体器件的主要部分的平面图；图2是沿着图1的线Y1-Y1截取的剖面图； 图3是沿着图1的的线X1-X1截取的剖面图；图4是沿着图1的的线X2-X2截取的剖面图；图5是在图1的半导体器件的数据写操作期间的主要部分的电路图；图6是在图5的数据写操作期间半导体器件的主要部分的剖面图；图7是在图1的数据写操作期间半导体器件的主要部分的电路图；图8是是在图7的数据写操作期间半导体器件的主要部分的剖面图；图9是在数据擦除操作期间半导体器件的主要部分的剖面图；图10是作为本专利技术一个实施例的在图1的半导体器件制造步骤中的半导体衬底的一个例子的主要部分的平面图；图11是沿着图10的线Y1-Y1截取的剖面图；图12是沿着图10的线X1-X1截取的剖面图；图13是在图10的制造步骤中在半导体器件的外围电路区中的半导体衬底的一个例子的主要部分的剖面图；图14是在图10等的制造步骤之后的半导体器件制造步骤中的半导体衬底的一个例子的主要部分的平面图；图15是沿着图14的线Y1-Y1截取的剖面图；图16是沿着图14的线X1-X1截取的剖面图；图17是沿着图14的线X2-X2截取的剖面图；图18是在图14的制造步骤中在快闪存储器的外围电路区中半导体衬底的一个例子的主要部分的剖面图；图19是在图10等的制造步骤之后的半导体器件制造步骤中对应半导体衬底的图14的线Y1-Y1的部分的一个例子的主要部分的剖面图；图20是在与图19相同的步骤中对应图14的线X1-X1的部分的剖面图； 图21是在与图19相同的步骤中对应图14的线X2-X2的部分的剖面图；图22是在与图14相同的步骤中的快闪存储器的外围电路区中的半导体衬底的一个例子的主要部分的剖面图；图23是在图19等的制造步骤之后的半导体器件制造步骤中对应图14的线Y1-Y1的部分的剖面图；图24是在与图23相同的步骤中对应图14的线X1-X1的部分的剖面图；图25是在与图23相同的步骤中的对应图14的线X2-X2的部分的剖面图；图26是在与图23相同的步骤中在半导体器件外围电路区中半导体衬底的一个例子的主要部分的剖面图；图27是在图23等的制造步骤之后的制造步骤中的半导体器件的主要部分的平面图；图28是图27的主要部分的放大平面图；图29是沿着图28的线Y1-Y1截取的剖面图；图30是沿着图28的线X1-X1截取的剖面图；图31是在沿着图28的线X2-X2截取的剖面图；图32是在与图27相同的步骤中在半导体器件的外围电路区中半导体衬底的一个例子的主要部分的剖面图；图33是在图27等的制造步骤之后的制造步骤中对应半导体器件的图28的线Y1-Y1的部分的剖面图；图34是在与图33相同的步骤中对应图28的线X1-X1的部分的剖面图；图35是在与图33相同的步骤中对应图28的线X2-X2的部分的剖面图；图36是在与图33相同的步骤中在半导体器件的外围电路区中半导体衬底的一个例子的主要部分的剖面图；图37是在图33等的制造步骤之后的半导体器件制造步骤中对应图28的线Y1-Y1的部分的剖面图；图38是在与图37相同的步骤中对应图28的线X2-X2的部分的剖面图；图39是在图37等的制造步骤之后的半导体器件制造步骤中对应图28的线Y1-Y1的部分的剖面图；图40是在与图39相同的步骤中对应图28的线X2-X2的部分的剖面图；图41是在与图39等的制造步骤之后的半导体器件制造步骤中对应图28的线Y1-Y1的部分的剖面图；图42是在与图41相同的步骤中对应图28的线X1-X1的部分的剖面图；图43是在与图41相同的步骤中对应图28的线X2-X2的部分的剖面图；图44是在与图33相同的步骤中在半导体器件的外围电路区中半导体衬底的一个例子的主要部分的剖面图；图45是在图41等的制造步骤之后的半导体器件制造步骤中对应图28的线Y1-Y1的部分的剖面图；图46是在与图45相同的步骤中对应图28的线X1-X1的部分的剖面图；图47是在与图45相同的步骤中对应图28的线X2-X2的部分的剖面图；图48是在与图45相同的步骤中在半导体器件的外围电路区中半导体衬底的一个例子的主要部分的剖面图；图49是在图41等的制造步骤之后的半导体器件制造步骤中半导体衬底的一个例子的主要部分的剖面图；图50是沿着图49的线Y1-Y1截取的剖面图；图51是沿着图49的线X1-X1截取的剖面图；图52是在与图49相同的步骤中在半导体器件的外围电路区中半导体衬底的一个例子的主要部分的剖面图； 图53是在图49等的制造步骤之后的半导体器件制造步骤中对应图49的线Y1-Y1的部分的剖面图；图54是在与图53相同的步骤中对应图49的线X1-X1的部分的剖面图；图55是在与图53相同的步骤中对应图49的线X2-X2的部分的剖面图；图56是在与图53相同的步骤中在半导体器件的外围电路区本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；和多个非易失存储单元，具有设置在所述半导体衬底上方的多个第一电极、设置在所述半导体衬底上方并与多个所述第一电极交叉设置的多个第二电极，以及用于电荷积累的多个第三电极，多个所述第三电极设置在分别位于多个所述相邻第一电极之间并在平面图上与多个所述第二电极重叠的位置，其中所述第三电极设置在与所述半导体衬底、所述第一电极和所述第二电极绝缘的状态中，并且每个所述第三电极处于所述半导体衬底和所述第二电极之间，并且在与所述半导体衬底的主表面相交的方向所述第三电极的每个横截面形状是凸起状，以便其高度大于所述第一电极的高度。

【技术特征摘要】
JP 2003-9-5 314648/20031.一种半导体器件，包括半导体衬底；和多个非易失存储单元，具有设置在所述半导体衬底上方的多个第一电极、设置在所述半导体衬底上方并与多个所述第一电极交叉设置的多个第二电极，以及用于电荷积累的多个第三电极，多个所述第三电极设置在分别位于多个所述相邻第一电极之间并在平面图上与多个所述第二电极重叠的位置，其中所述第三电极设置在与所述半导体衬底、所述第一电极和所述第二电极绝缘的状态中，并且每个所述第三电极处于所述半导体衬底和所述第二电极之间，并且在与所述半导体衬底的主表面相交的方向所述第三电极的每个横截面形状是凸起状，以便其高度大于所述第一电极的高度。2.根据权利要求1的半导体器件，其中所述第二电极是按照经绝缘膜与所述第三电极的顶部和侧面面对的方式形成的。3.根据权利要求1的半导体器件，其中所述第一电极具有在所述半导体衬底中形成用于位线的反型层的功能。4.根据权利要求3的半导体器件，包括如下功能用于将数据写入多个所述非易失存储单元中的被选择非易失存储单元中，通过给所述第一电极施加电压而在所述被选择非易失存储单元的源极侧形成用于位线的反型层，以及将来自所述源极侧的用于位线的反型层的热电子注入到所述被选择非易失存储单元的所述第三电极中。5.根据权利要求1的半导体器件，其中所述第一电极具有将多个所述非易失存储单元中的被选择非易失存储单元与未选择非易失存储单元隔离的功能，其中所述未选择非易失存储单元共享所述被选择非易失存储单元的所述第二电极。6.根据权利要求1的半导体器件，其中多个所述非易失存储单元彼此相邻安排并且在其间不插入隔离区。7.根据权利要求1的半导体器件，其中面对多个所述第一电极的所述半导体衬底的主表面部分的部分，面对多个所述第三电极的所述半导体衬底的主表面部分的部分，以及分别在各个第一和第三电极之间的所述半导体衬底的主表面部分的部分在非操作状态期间导电类型彼此相同。8.根据权利要求1的半导体器件，其中在所述半导体衬底中设置用于多个所述非易失存储单元的位线的多个半导体区。9.根据权利要求1的半导体器件，是AND型快闪存储器。10.根据权利要求1的半导体器件，还包括形成在所述半导体衬底上方的用于选择位线的场效应晶体管；和形成在用于选择位线的所述场效应晶体管和多个所述非易失存储单元之间的所述半导体衬底中的半导体区，其中，为了将数据写入多个所述非易失存储单元的被选非易失存储单元中，通过给所述第一电极施加电压，在所述被选择非易失存储单元的源极侧和漏极侧形成用于位线的反型层，施加于所述源极和所述漏极的电压经用于选择位线的所述场效应晶体管、所述半导体区以及所述源极侧和所述漏极侧的所述反型层分别施加给所述被选择非易失存储单元。11.根据权利要求1的半导体器件，还包括形成在所述半导体衬底上方用于选择漏极位线的场效应晶体管；和形成在所述半导体衬底上方用于选择源极位线的场效应晶体管，其中形成存储栅网，每个所述存储栅网至少包括多个所述存储单元、用于选择漏极位线的所述场效应晶体管和用于选择源极位线的所述场效应晶体管，和其中各个存储栅网关于用于给漏极位线输送功率的接触孔或者给源极位线输送功率的接触孔对称安排。12.根据权利要求1的半导体器件，其中多个所述第三电极的每个高度大于在所述第二电极延伸方向的所述第三电极的每个的长度。13.根据权利要求1的半导体器件，其中多个所述第三电极的每个高度大于在所述第二电极延伸方向的多个所述第三电极之间的间隔。14.根据权利要求1的半导体器件，其中所述凸起的第三电极各形成为柱状。15.一种半导体器件，包括半导体衬底；和多个非易失存储单元，具有设置在所述半导体衬底上方的多个第一电极、设置在所述半导体衬底上方并与多个所述第一电极交叉设置的多个第二电极，以及用于电荷积累的多个第三电极，多个所述第三电极设置在分别位于多个所述相邻第一电极之间并在平面图上与多个所述第二电极重叠的位置，其中所述第三电极设置在与所述半导体衬底、所述第一电极和所述第二电极绝缘的状态中，并且每个所述第三电极处于所述半导体衬底和多个所述第二电极之间并且所述第三电极的每个横截面形状是凸起状，以便其高度大于所述第一电极的高度，其中在所述半导体衬底中设置用于多个所述非易失存储单元的位线的多个半导体区。16.根据权利要求15的半导体器件，其中用于位线的多个所述半导体区各设置在所述第一电极和所述第三电极之间。17.根据权利要求16的半导体器件，其中，为了将数据写入多个所述非易失存储单元的被选非易失存储单元中，在所述被选择非易失存储单元的源极侧的用于位线的所述半导体区和所述被选择非易失存储单元的所述第三电极之间设置的所述第一电极具有帮助产生有助于写数据的热电子的功能。18.根据权利要求15的半导体器件，其中用于位线的多个所述半导体区设置在多个所述第一电极的每隔一个上，并设置在面对所述第一电极的位置。19.根据权利要求18的半导体器件，其中多个所述第一电极中的其上不设置用于位线的半导体区的每个第一电极具有在所述半导体衬底中形成反型层的功能。20.一种半导体器件，包括半导体衬底；和多个非易失存储单元，具有设置在所述半导体衬底上方的多个第一电极、设置在所述半导体衬底上方并与多个所述第一电极交叉设置的多个第二电极，以及用于电荷积累的多个第三电极，多个所述第三电极设置在分别位于多个所述相邻第一电极之间并在平面图上与多个所述第二电极重叠的位置，其中所述第三电极设置在与所述半导体衬底、所述第一电极和所述第二电极绝缘的状态中，并且每个所述第三电极处于所述半导体衬底和多个所述第二电极之间，和其中多个所述第一电极具有在所述半导体衬底中形成反型层的功能。21.根据权利要求20的半导体器件，其中所述第一电极具有将多个所述非易失存储单元中的被选择非易失存储单元与共享所述被选择非易失存储单元的所述第二电极的未选择非易失存储单元绝缘的功能。22.根据权利要求20的半导体器件，其中多个所述非易失存储单元彼此相邻安排且其间不插入隔离区。23.根据权利要求20的半导体器件，其中面对多个所述第一电极的所述半导体衬底的主表面部分的部分，面对多个所述第三电极的所述半导体衬底的主表面部分的部分，以及分别在各个所述第一和第三电极之间的所述半导体衬底的主表面部分的部分在非操作状态期间导电类型彼此相同。24.根据权利要求20的半导体器件，其中面对多个所述第一电极的所述半导体衬底的主表面部分的部分的阈值电压低于面对多个所述第三电极的所述半导体衬底的主表面部分的部分的阈值电压。25.根据权利要求20的半导体器件，还包括形成在所述半导体衬底上方用于选择漏极位线的场效应晶体管；和形成在所述半导体衬底上方用于选择源极位线的场效应晶体管，其中形成存储栅网，每个所述存储栅网至少包括多个所述非易失存储单元、用于选择漏极位线的所述场效应晶体管和用于选择源极位线的所述场效应晶体管，和其中各个所述存储栅网关于用于给漏极位线输送功率的接触孔或者给源极位线输送功率的接触孔对称安排。26.根据权利要求20的半导体器件，其中多个所述第三电极的每个高度大于在所述第二电极延伸方向的所述第三电极的每个长度。27.根据权利要求20的半导体器件，其中多个所述第三电极的每个高度大于在所述第二电极延伸方向的多个所述第三电极之间的间隔。28.一种半导体器件的制造方法，所述半导体器件包括半导体衬底；和多个非易失存储单元，具有设置在所述半导体衬底上方的多个第一电极、设置在所述半导体衬底上方并与多个所述第一电极交叉设置的多个第二电极，以及用于电荷积累的多个第三电极，多个所述第三电极设置在分别位于多个所述相邻第一电极之间并在平面图上与多个所述第二电极重叠的位置，所述方法包括以下步骤(a)经第一绝缘膜在所述半导体衬底上方淀积用于形成所述第一电极的导体膜；(b)在用于形成所述第一电极的所述导体膜上方淀积第二绝缘膜；(c)在所述第二绝缘膜上方淀积第三绝缘膜；(d)为形成所述第一电极、所述第二绝缘膜和所述第三绝缘膜，对所述导体膜进行构图，由此形成所述第一电极、所述第二绝缘膜和所述第三绝缘膜的多层图形；(e)在所述第一电极的侧面上方形成第四绝缘膜；(f)在所述第一电极、所述第二绝缘膜和所述第三绝缘膜的所述多层图形的相邻部分之间的所述半导体衬底的部分上方形成第五绝缘膜；(g)在所述半导体衬底上方淀积用于形成所述第三电极的导体膜，从而掩埋所述第一电极、所述第二绝缘膜和所述第三绝缘膜的所述多层图形的相邻部分之间的部分；(h)除去用于形成所述第三电极的导体膜，以便在所述第一电极、所述第二绝缘膜和所述第三绝缘膜的所述多层图形的相邻部分之间留下用于形成所述第三电极的所述导体膜的部分，由此以与所述第一电极自对准的方式在所述第一电极、所述第二绝缘膜和所述第三绝缘膜的所述多层图形的相邻部分之间形成用于形成所述第三电极的所述导体膜的图形；(i)除去所述第三绝缘膜；(j)在所述半导体衬底上方淀积第六绝缘膜；(k)在所述第...

【专利技术属性】
技术研发人员：福村达也，池田良广，鸣海俊一，武末出美，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]