半导体集成电路装置和IC卡制造方法及图纸

本发明专利技术提供一种包含既可以抑制芯片面积增大又能使写入速度高速化的非易失性半导体存储装置的半导体集成电路装置和ＩＣ卡。该半导体集成电路装置包括：全局位线（ＧＢＬ）、第１、第２区段位线（ＳＢＬ［Ａ］、ＳＢＬ［Ｂ］）、在ＳＢＬ［Ａ］处连接ＧＢＬ的第１区段选择晶体管（ＳＳＴ［Ａ］）、在ＳＢＬ［Ｂ］处连接ＧＢＬ的第２区段选择晶体管（ＳＳＴ［Ｂ］）、任意选择ＳＳＴ［Ａ］和ＳＳＴ［Ｂ］的区段选择电路（１１１）、接受ＧＢＬ电位的同时向ＧＢＬ赋予电位的数据锁存电路（ＤＬ）。数据锁存电路（ＤＬ）包括将从ＳＢＬ［Ａ］和ＳＢＬ［Ｂ］读出的数据进行放大的数据放大电路（ＳＬＣ）、保存向ＳＢＬ［Ａ］写入的数据和读出的数据的第１数据存储电路（ＬＣ［Ａ］）、保存向ＳＢＬ［Ｂ］写入的数据和读出的数据的第２数据存储电路（ＬＣ［Ｂ］）。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路装置，特别涉及一种能进行数据改写的非易失性半导体存储装置。
技术介绍
近来，能进行数据改写的非易失性半导体存储装置作为便携式电子设备的记录媒体，正在快速普及。在这种非易失性半导体存储装置中，对于高速写入速度的要求，例如，在数字照相机等的市场中就变得很高。这是由于近来存储在这种记录媒体中的照片等的媒体容量急速增加。为了满足这种要求，在非易失性半导体存储装置中，增长写入页面长、同时通过增加写入存储单元的个数，使写入速度高速化。例如，NAND型非易失性半导体存储装置的页面长通常为512字节。例如，将此页面长扩大为4倍的2k字节。由此，与页面长512字节的装置比较，就能将写入速度提高大约4倍。图31示出了这种NAND型非易失性半导体存储装置的典型的实例。如图31所示，以存储单元阵列和512字节大小的数据锁存电路作为1个块，在1个芯片中设置4组这样的块。在不改变存储容量的情况下，在1个存储单元阵列中包含的存储单元的个数就可以为1/4。但是，512字节(＝4k比特)的数据锁存电路占据芯片整体面积的比例就会很大。若设置4组(2k字节(＝16k比特))这样的数据锁存电路，或为了使写入速度更高速化而设置8组(4k字节(＝32k比特))就会增大芯片面积。因此，非专利文件1中就记载了一种在抑制数据锁存电路增加的同时能够高速化写入速度的写入方法。在典型的NAND型非易失性半导体存储装置中，1个位线连接约1000个NAND串(NAND string)。在写入时，在约1000个NAND串中，选择出包含进行写入的单元晶体管的1个NAND串。此理由是为了从数据锁存电路向单元晶体管的沟道通常持续地供给0V，例如，向单元晶体管的浮栅供给足够的电荷(例如电子)。但是，在单元晶体管微细化的同时，就可以减少向浮栅注入的电荷量。因此，提出了一种如非专利文件1中所述，将累积在位线中的电荷注入到单元晶体管的浮栅的NAND型非易失性半导体存储装置。在非专利文献1中，在芯片的中心设置数据锁存电路(Page Buffer页面缓冲器)，在数据锁存电路的上下设置存储单元阵列。使用分别在上侧(Upperbank)存储单元阵列的位线和下侧(Lower bank)存储单元阵列的位线上所累积的电荷在上侧存储单元阵列和下侧存储单元阵列中同时进行数据的写入。由此，在抑制数据锁存电路增加的同时，使写入速度高速化。非专利文献1Ken Takeuchi et al.(A Dual Page Programming Scheme for High-SpeedMulti-Gb-Scale NAND Flash Memories)，2000 Symposium on VLSI CircuitsDigest of Technical Papers pp.156-pp.157。
技术实现思路
近来，随着记录媒体存储的媒体容量急剧增大，在非易失性半导体存储装置中的写入速度高速化的要求也在不断提高。但是，由于高速化写入速度，在所谓典型的“加长写入页面长，同时增加写入存储单元的个数”的方法中，就存在增加数据锁存电路、使芯片面积增大这样的情况。相反，在非专利文献1中记载的写入方法中，能够抑制数据锁存电路的增加。但是，芯片面积增大的因素，并不仅限于数据锁存电路。鉴于上述情况，本专利技术的目的是提供一种包括在抑制芯片面积增大的同时可使写入速度高速化的非易失性半导体存储装置的半导体集成电路装置和内置有该半导体集成电路装置的IC卡。为了实现上述目的，根据本专利技术第1实施例的半导体集成电路装置具有全局位线，第1区段位线，将上述全局位线连接到第1区段位线的第1区段选择晶体管，连接上述第1区段位线并能进行数据改写的第1存储单元，第2区段位线，将上述全局位线连接到第2区段位线的第2区段选择晶体管，连接上述第2区段位线并能进行数据改写的第2存储单元，对上述第1区段选择晶体管和上述第2区段选择晶体管任一选择的区段选择电路和在接受上述全局位线的电位的同时，赋予上述全局位线电位的数据锁存电路。并且，上述数据锁存电路的特征在于，包括对从上述第1存储单元读出的第1读出数据和从上述第2存储单元读出的第2读出数据加以放大的数据放大电路、对写入上述第1存储单元的第1写入数据和对上述第1读出数据加以保存的第1数据存储电路和对写入上述第2存储单元的第2写入数据和对上述第2读出数据加以保存的第2数据存储电路。为了实现上述目的，根据本专利技术第2实施例的IC卡的特征在于，内置有上述第1实施例的半导体集成电路装置。附图说明图1是示出了本专利技术第1实施方式的非易失性半导体存储装置的一种结构实例的方框图。图2是示出了存储单元阵列的一个等效电路实例的等效电路图。图3是示出了存储单元阵列的一个平面图形实例的平面图。图4A是沿图3中的4A-4A线的剖面图，图4B是沿图3中的4B-4B线的剖面图。图5A示出了区段选择电路的一个电路实例的电路图，图5B示出了NAND串中的一个等效电路实例的电路图。图6示出了数据锁存电路的一个电路实例的电路图。图7示出了本专利技术第1实施方式的非易失性半导体存储装置的一个写入操作实例的操作波形图。图8A示出了本专利技术第1实施方式的非易失性半导体存储装置的第1变形例的结构图，图8B示出了本专利技术第2实施方式的非易失性半导体存储装置的第2变形例的结构图。图9A示出了第1实施方式的第1变形例的非易失性半导体存储装置的平面图形的平面图，图9B是沿图9A中的9A-9A线的剖面图。图10A示出了第1实施方式的第2变形例的非易失性半导体存储装置的一个平面图形实例的平面图，图10B是沿图10A中的10A-10A线的剖面图。图11是示出了本专利技术第2实施方式的非易失性半导体存储装置的一种结构实例的方框图。图12是示出了本专利技术第2实施方式的装置的存储单元阵列的一个平面图形实例的等效平面图。图13A是沿图12中的13A-13A线的剖面图，图13B是沿图12中的13B-13B线的剖面图，图13C是沿图12中的13C-13C线的剖面图，图13D是沿图12中的13D-13D线的剖面图，图13E是沿图12中的13E-13E线的剖面图。图14A示出了区段选择电路的一个电路实例的电路图，图14B示出了NAND串中的一个等效电路实例的电路图。图15示出了本专利技术第1实施方式的非易失性半导体存储装置的一个写入操作实例的操作波形图。图16示出了寄生在区段位线的寄生容量的图。图17示出了第2实施方式的变形例的非易失性半导体存储装置的存储单元阵列的一个平面图形实例的平面图。图18A是沿图17中的18A-18A线的剖面图，图18B是沿图17中的18B-18B线的剖面图，图18C是沿图17中的18C-18C线的剖面图，图18D是沿图17中的18D-18D线的剖面图，图18E是沿图17中的18E-18E线的剖面图。图19示出了由第2实施方式的变形例的非易失性半导体存储装置获得的优点的一个实例的平面图。图20示出了典型的系统写入操作时的外部数据总线操作的操作波形图。图21示出了本专利技术第3实施方式的非易失性半导体存储装置的写入操作时的外部数据总线操作的操作波形图。图22示出了本专利技术第3实施方式的非易失性半导体存储装置的写入操作中插入读出操作时的内部操作时本文档来自技高网...

【技术保护点】
一种半导体集成电路装置，其特征在于，包括：全局位线，第１区段位线，将上述全局位线连接到所述第１区段位线的第１区段选择晶体管，与上述第１区段位线连接、能进行数据改写的第１存储单元，第２区段位线， 将上述全局位线连接到所述第２区段位线的第２区段选择晶体管，与上述第２区段位线连接、能进行数据改写的第２存储单元，选择上述第１区段选择晶体管和上述第２区段选择晶体管中任一晶体管的区段选择电路，在接受上述全局位线的电位的 同时，向上述全局位线提供电位的数据锁存电路；其中上述数据锁存电路包含：将从上述第１存储单元读出的第１读出数据和从上述第２存储单元读出的第２读出数据进行放大的数据放大电路，保存写入上述第１存储单元的第１写入数据和上述第 １读出数据的第１数据存储电路，保存写入上述第２存储单元的第２写入数据和上述第２读出数据的第２数据存储电路。

【技术特征摘要】
JP 2003-4-25 122810/20031.一种半导体集成电路装置，其特征在于，包括全局位线，第1区段位线，将上述全局位线连接到所述第1区段位线的第1区段选择晶体管，与上述第1区段位线连接、能进行数据改写的第1存储单元，第2区段位线，将上述全局位线连接到所述第2区段位线的第2区段选择晶体管，与上述第2区段位线连接、能进行数据改写的第2存储单元，选择上述第1区段选择晶体管和上述第2区段选择晶体管中任一晶体管的区段选择电路，在接受上述全局位线的电位的同时，向上述全局位线提供电位的数据锁存电路；其中上述数据锁存电路包含将从上述第1存储单元读出的第1读出数据和从上述第2存储单元读出的第2读出数据进行放大的数据放大电路，保存写入上述第1存储单元的第1写入数据和上述第1读出数据的第1数据存储电路，保存写入上述第2存储单元的第2写入数据和上述第2读出数据的第2数据存储电路。2.根据权利要求1中所述的半导体集成电路装置，其特征在于，上述第1区段位线、上述第1区段选择晶体管和上述第1存储单元构成第1区段，上述第2区段位线、上述第2区段选择晶体管和上述第2存储单元构成第2区段，沿上述数据锁存电路设置上述第1区段、在上述数据锁存电路和上述第1区段之间设置所述第2区段。3.根据权利要求1中所述的半导体集成电路装置，其特征在于，在相同的单元阱区内分别设置上述第1存储单元、上述第2存储单元、上述第1区段选择晶体管和上述第2区段选择晶体管，在上述单元阱区之外设置上述数据锁存电路。4.根据权利要求3中所述的半导体集成电路装置，其特征在于，上述数据锁存电路包含在数据擦除时将上述数据放大电路、上述第1数据存储电路以及上述第2数据存储电路与上述全局位线电隔离开的隔离晶体管。5.根据权利要求4中所述的半导体集成电路装置，其特征在于，在上述单元阱区和上述数据锁存电路之间的半导体基板上形成上述隔离晶体管。6.根据权利要求4中所述的半导体集成电路装置，其特征在于，上述隔离晶体管的沟道长度比包含在上述数据存储电路、上述第1数据存储电路和上述第2数据存储电路中的晶体管的沟道长度还要长。7.根据权利要求1中所述的半导体集成电路装置，其特征在于，上述区段选择电路具有在数据擦除时将上述第1区段选择晶体管的栅极和上述第2区段选择晶体管的栅极控制为电浮置状态的控制电路。8.根据权利要求1中所述的半导体集成电路装置，其特征在于，上述第1存储单元包含第1漏极侧块选晶体管、第1源极侧块选晶体管以及在上述第1漏极侧块选晶体管和第1源极侧块选晶体管之间连接的至少一个第1单元晶体管，上述第2存储单元包含第2漏极侧块选晶体管、第2源极侧块选晶体管以及在上述第2漏极侧块选晶体管和第2源极侧块选晶体管之间连接的至少一个第2单元晶体管。9.根据权利要求8中所述的半导体集成电路装置，其特征在于，上述第1、第2漏极侧块选晶体管、上述第1、第2源极侧块选晶体管、上述第1、第2单元晶体管和上述第1、第2区段选择晶体管分别形成在相同的活性区域内。10.根据权...

【专利技术属性】
技术研发人员：中井弘人，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]