控制基底电位的静电放电保护电路及其方法技术

一种控制基底电位的静电放电保护电路及其方法，以一基底触发控制电路控制连接在一接合垫与接地之间的静电放电保护元件的基底电位，在正常工作期间使该基底电位保持一低电位，该静电放电保护元件因而不动作，而在静电放电发生时，提升该基底电位至一高电位，促使该静电放电保护元件容易被触发。该基底触发控制电路是以主动元件实现，因而减少电路的面积，并降低接合垫的负载效应。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术关于一种集成电路(IC)的保护电路及方法，特别是关于一种控制基底电位的静电放电(ESD)保护电路及其方法。
技术介绍
随着科技的发展，半导体制程技术不断的进步，导致集成电路的元件尺寸不断地缩小，而且金属氧化物半导体(MOS)晶体管逐渐成为集成电路设计的主要元件。但是MOS晶体管的结构较BJT晶体管的结构脆弱，当集成电路的输入电压上的突波经接合垫(pad)施加到内部电路，可能造成MOS晶体管的损坏。因此，静电放电保护电路是集成电路设计需要考虑的重点，在接合垫与内部电路之间安排一静电放电保护电路，在静电放电发生时产生一静电放电电流的排泄路径，从而保护内部电路。图1A是一典型的静电放电保护元件的布局1，其包含指状结构(fingers)，以提供静电放电保护功能。但是在集成电路中，指状结构制成时并不是完全相等或一致，因此，在静电放电发生时，静电放电保护元件1的每一个指状结构无法均匀地被打开，造成电流集中在部份指状结构而烧毁，有鉴于此，改良的静电放电保护电路10及30被提出，如图1B及1C所示。图1B是一促进静电放电保护元件均匀地被打开的静电放电保护电路10，包括一静电放电保护元件12连接在一接合垫24与接地GND之间，NMOS晶体管14和基底电阻16串联在接合垫24与接地GND之间，电容18和电阻20亦串联在接合垫24与接地GND之间，电容18和电阻20之间的节点22连接NMOS晶体管14的控制闸。在静电放电事件发生时，电容18及电阻20组成的触发电路产生一触发信号开启NMOS晶体管14，并藉基底电阻16使静电放电保护元件12的基底电位提高，进而促使静电放电保护元件12的指状结构可以被均匀地打开。图1C是另一习知的静电放电保护电路30，包括一静电放电保护元件32连接在一接合垫31与接地GND之间，PNP晶体管34和基底电阻36串联在接合垫31与接地GND之间，PNP晶体管34的控制闸连接一电源电压VCC，一电容38连接在电源电压VCC与接地GND之间。在静电放电发生时，基底电阻36及电容38控制PNP晶体管34的开关时间，并藉基底电阻36使静电放电保护元件32的基底电位提升，进而促使静电放电保护元件32的指状结构可以被均匀地打开。图1B及1C的静电放电保护电路10及30中，是利用被动元件(RC电路)在静电放电事件发生时，提高基底的电位使静电放电保护元件12及32的触发电压被降低。例如在美国专利第6,465,768号中所提出的应用于芯片内ESD保护的改善基底触发效应的MOS结构便属于此类电路。但是在集成电路中使用被动元件需要较大的面积完成该被动元件，而且该RC电路也会增加接合垫的负载。此外，习知的静电放电保护电路虽然利用提升基底电位促使静电放电保护元件容易被触发，却无法适用在接合垫电压高于电源电压VCC的场合。例如在美国专利第5,982,217号中所提出的PNP驱动NMOS静电放电保护电路，及美国专利第6,411,480号中所提出的具有沟渠结构的基底帮浦静电放电网络便属于此类电路。因此，一种高驱动能力是急需解决的课题。
技术实现思路
本专利技术的目的之一，是在于提出一种以主动元件控制基底电位的静电放电保护电路，以缩小电路的面积，并降低接合垫的负载效应。本专利技术的目的之一，亦在于提出一种适用于接合垫电压高于电源电压的静电放电保护电路。根据本专利技术，一种控制基底电位的静电放电保护电路连接在一接合垫与接地之间，该保护电路包括一静电放电保护元件形成在一基底上，其闸极及汲极接地，其源极连接该接合垫；一基底电阻，连接在该基底与接地之间；以及一基底触发控制电路，连接该接合垫与基底，在正常工作期间，控制该基底电位为一低电位，使该静电放电保护元件不动作，而在静电放电发生时，提升该基底电位为一高电位，促使该静电放电保护元件容易被触发。所述的控制基底电位的静电放电保护电路，还包括一侦测电路连接在该接合垫与主动元件开关之间，该侦测电路在该正常工作期间关闭该主动元件开关，在该静电放电发生时开启该主动元件开关，使该基底连接该接合垫。所述的控制基底电位的静电放电保护电路，还包括一电荷释放电路连接在该基底与接地之间，使在该正常操作期间连接该基底至接地。所述的控制基底电位的静电放电保护电路，还包括一偏压电路连接该接合垫与一电源电压，该主动元件开关形成在一井区内，该偏压电路在该正常操作期间施予该井区一偏压，以抑制该主动元件开关的漏电流，并使该接合垫可被施予大于该电源电压的电压。根据本专利技术，一种控制基底电位的静电放电保护方法，使连接在一接合垫与接地之间之一静电放电保护元件在静电放电期间动作，该方法包括控制一主动元件开关，在正常工作期间使该静电放电保护元件的基底电位为一低电位，以及在静电放电发生时提升该基底电位为一高电位。所述的控制基底电位的静电放电保护方法，还包括侦测该接合垫的电压及一电源电压，于该静电放电发生时开启该主动元件开关，以连接该接合垫至该基底。所述的控制基底电位的静电放电保护方法，其特征在于还包括在该正常工作期间为该基底提供一电荷释放路径。所述的控制基底电位的静电放电保护方法，还包括在该正常工作期间连接一偏压电路至该主动元件开关，以抑制该主动元件开关的漏电流。附图说明图1A是一典型的静电放电保护元件的布局；图1B是一习知的静电放电保护电路；图1C是另一习知的静电放电保护电路；图2是本专利技术的静电放电保护电路；图3是图2的偏压电路70的实施例电路图；以及图4是本专利技术以同一参数测量PMOS晶体管58的N型井区86的偏压、接合垫51的电流及节点B的电压的波形图。图号说明1静电放电保护元件的布局10 静电放电保护电路12 静电放电保护元件 14 NMOS晶体管16 基底电阻 18 电容20 电阻 22 节点24 接合垫30 静电放电保护电路31 接合垫32 静电放电保护元件34 PNP晶体管 36 基底电阻38 电容 50 静电放电保护电路51 接合垫52 静电放电保护元件54 基底电阻 56 基底触发控制电路58 PMOS晶体管60 PMOS晶体管62 PMOS晶体管64 PMOS晶体管66 NMOS晶体管68 NMOS晶体管70 偏压电路 72 侦测电路80 PMOS晶体管82 PMOS晶体管84 P+区域86 N型井区90 在正常工作期间，接合垫51施加0～3.3V时，N型井区86的偏压的波形图 92在正常工作期间，接合垫51施加0～5V时，N型井区86的偏压的波形图94在静电放电发生时，接合垫51施加0～8V时，N型井区86的偏压的波形图100 在正常工作期间，接合垫51施加0～3.3V时，接合垫电流的波形图102 在正常工作期间，接合垫51施加0～5V时，接合垫电流的波形图104 在静电放电发生时，接合垫51施加0～8V时，接合垫电流的波形图110 在正常工作期间，接合垫51施加0～3.3V时，节点B的电压波形图112 在正常工作期间，接合垫51施加0～5V时，节点B的电压波形图114 在静电放电发生时，接合垫51施加0～8V时，节点B的电压波形图具体实施方式对于熟习本文档来自技高网...

【技术保护点】
一种控制基底电位的静电放电保护电路，连接在一接合垫与接地之间，其特征在于该保护电路包括：一静电放电保护元件，形成在一基底上，具有一闸极及一汲极接地，以及一源极连接该接合垫，该基底具有一基底电位；一基底电阻，连接在该基底与接地 之间；以及一主动元件开关，连接在该接合垫与基底之间，在一正常工作期间，受控使该基底电位为一低电位，在一静电放电发生时，受控提升该基底电位至一高电位。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘孟煌，赖纯祥，苏醒，叶彦宏，吕佳伶，卢道政，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]