半导体装置及其制造方法制造方法及图纸

一种半导体装置及其制造方法。其解决现有的功率ＭＯＳＦＥＴ通过宽的环状区和屏蔽金属来防止周边的翻转时的周边区域的面积变大使扩大元件区域的面积是有限的。本发明专利技术半导体装置设置ＭＩＳ（ＭＯＳ）结构的防止翻转区域。其宽度例如只要有多晶硅宽度便可，在沟槽深度方向获取氧化膜面积。由此，即使不扩大周边区域的面积也可减少泄漏电流，由于元件区域扩大，故可降低ＭＯＳＦＥＴ的接通电阻。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种在周边区域截断过渡层的扩展而谋求提高耐压和抑制泄漏电流的。
技术介绍
分立器件在半导体基板上具有扩散了杂质的元件区域。工作时根据施加的电压，过渡层从元件(扩散)区域向半导体基板中扩展而确保耐压，在周边需要防止基板表面翻转的区域。图8是表示现有半导体装置周边区域附近的剖面图。在此，元件区域51是例如设置有沟槽结构的功率MOSFET52的区域和设置其周边的通道层34和护圈33的区域。护圈33比通道层34更深且与通道层34是同导电型的区域，其缓和在元件区域51周边部的电场集中。另外，为了向栅电极43施加栅电压而将多晶硅43c连接在栅连接电极48上。进而，在栅连接电极48的外侧设置屏蔽金属49，在其正下方的基板表面上设置扩散了高浓度杂质的环状区50，防止基板表面的翻转。用图9说明现有半导体装置的制造方法。MOSFET在N+型的硅半导体基板31上设置由N-型的外延层构成的漏极区域32，并在其表面上形成N+型的环状区50层和P型的通道层34及护圈33。然后贯通通道层34并形成到达漏极区域32的沟槽37(图9(A))。进而由栅氧化膜41覆盖沟槽37的内壁，设置由填充在沟槽37的多晶硅构成的栅电极43。在与沟槽37邻接的通道层34表面上形成N+型的源极区域45。在相邻两个单元的源极区域45间的通道层34表面及元件区域外周上设置P+型的主体区域44(图9(B))。由层间绝缘膜46覆盖栅电极43，设置接触源极区域45和主体区域44的源极47，形成排列多个MOSFET52的元件区域51。另外，在形成源极47时形成栅连接电极48和屏蔽金属49(图9(C))。环状区50是宽广的扩散区域，在护圈33和通道区域34形成前覆盖仅露出环状部分的掩膜，通过环状板条扩散法把高浓度杂质进行扩散而形成的(参照图9)(例如参照专利文献1)。专利文献1特开平9-331071号公报(第二页、第六、七图)
技术实现思路
如图8，在以MOSFET为代表的分立器件中，在周边区域设有高浓度扩散杂质的环状区50，防止基板表面的翻转。例如在施加VDSS耐压(将栅与源极短路时，漏极-源极间的逆偏置耐压)时通过栅连接电极48其正下方的基板表面翻转，并与P型的护圈33连接。而且屏蔽金属49容易成为接近漂浮的状态，在作为密封材料的密封树脂等外部电荷的影响下，其正下方的基板表面也容易翻转。即通过翻转从护圈33到芯片端连接，有产生IDSS电流泄漏的问题。因此在屏蔽金属49正下方的基板表面上设置扩散了高浓度杂质的环状区50而使翻转不能达到芯片端。在此，环状区50的形成位置考虑到过渡层的扩展设置成从护圈33充分离开。过渡层在逆偏置时相对基板表面向水平方向及垂直方向延伸。且耐压由过渡层到作为漏极区域32下端的N+型基板表面的距离来决定。因此为了使耐压不恶化，环状区50以超过漏极区域32深度的距离从护圈33离开。另外，现有的环状区50和屏蔽金属49将其宽度设定得较宽，在防止翻转上是有效的。因此设置成为向横向也充分扩散，则用环状板条扩散方式形成环状区50。但若将环状区50和屏蔽金属49的宽度过度扩大，则周边区域也扩大，并且芯片尺寸也变大。另外，因为抑制芯片尺寸扩大，则元件区域变窄，故例如是MOSFET则不能降低接通电阻。而且因为MOSFET在形成元件中未使用环状板条扩散，所以环状区50需要在形成元件区域51的另外的工序中形成，有工序烦杂的问题。本专利技术鉴于上述问题，采取以下方式解决。本专利技术第一方面的半导体装置包括元件区域，其设置在半导体基板上把规定的杂质进行扩散；周边区域，其在所述元件区域的外周；沟槽，其设置在所述周边区域的所述半导体基板上；绝缘区域，其沿所述沟槽设置；导电材料，其埋设在所述沟槽内。该使所述导电材料与所述基板同电位。本专利技术第二方面的半导体装置包括元件区域，其在半导体基板上设置沟槽结构的绝缘栅型半导体元件；周边区域，其在所述元件区域的外周；沟槽，其设置在所述周边区域的所述半导体基板上；绝缘膜，其沿所述沟槽设置；导电材料，其埋设在所述沟槽内。该装置使所述导电材料与所述基板同电位。另外，所述导电材料是多晶硅。而且，在所述周边区域的所述基板表面上设置与所述导电材料接触的高浓度杂质区域。本专利技术第三方面的半导体装置制造方法，其是制造具有形成有规定元件的元件区域和该元件区域外周的周边区域的半导体装置的方法。其包括在所述周边区域形成沟槽的工序；在所述沟槽的内壁形成绝缘膜的工序；把导电材料埋设在所述沟槽内的工序；把埋设在所述沟槽内的所述导电材料与所述基板电连接的工序。本专利技术第四方面的半导体装置制造方法，其是制造具有在半导体基板上形成有沟槽结构元件的元件区域和该元件区域外周的周边区域的半导体装置的方法，其包括在所述周边区域形成第一沟槽、在所述元件区域形成第二沟槽的工序；在所述第一沟槽和第二沟槽的内壁形成绝缘膜的工序；把导电材料埋设在所述第一沟槽和第二沟槽内的工序；把规定的杂质向所述第二沟槽周边扩散而形成元件区域的工序；把埋设在所述第一沟槽内的所述导电材料与所述基板电连接而形成与所述元件区域接触的规定电极的工序。另外，在所述元件区域的形成工序中在所述周边区域的基板表面上形成高浓度杂质区域。而且，所述高浓度杂质区域是通过离子注入而形成的。根据本专利技术的结构，通过在周边区域设置MIS(MOS)结构的防止翻转区域来防止周边区域的翻转并减少泄漏电流。由于通过由沟槽型MIS(MOS)结构施加漏极电位而防止周边区域的基板表面翻转，所以没有必要设置如现有这样宽度宽的环状区和屏蔽金属。由于防止翻转区域的氧化膜与元件区域的栅氧化膜是同一膜，所以其非常薄，并可在沟槽周围产生强电荷。进而，通过把MIS(MOS)结构制成沟槽型，从而能获得氧化膜面积，并可用宽度狭窄的沟槽充分防止翻转。以往，为确保耐压而在充分离开护圈的基础上，为防止翻转由环状板条扩散方式在横向上形成充分扩散了杂质的环状区。因此不能减少周边区域的面积。但根据本实施例，形成环状区的区域是只要具有MIS结构的防止翻转区域的宽度(多晶硅的宽度)即可，就能大幅度减少周边区域的面积。元件区域即使对场效应晶体管、二极管、肖特基势垒二极管等其他的分立器件也能实施。只要是这样的元件就都能在扩大元件区域和缩小芯片面积上起作用。另外，只要是绝缘栅型半导体元件，就可由同一工序形成防止翻转区域和元件区域。而且为提高与屏蔽金属的电阻性，进一步提高防止翻转的效果而形成的高浓度杂质区域能由与MOSFET的源极区域同时注入离子形成。即，作为防止翻转区域不需要确保宽面积，并能减少周边区域的面积，有不增加工序数就能形成防止翻转区域的优点。附图说明图1(A)是本专利技术半导体装置的平面图，图1(B)是其剖面图；图2是说明本专利技术半导体装置的剖面图；图3是说明本专利技术半导体装置制造方法的剖面图；图4是说明本专利技术半导体装置制造方法的剖面图；图5是说明本专利技术半导体装置制造方法的剖面图；图6是说明本专利技术半导体装置制造方法的剖面图；图7是说明本专利技术半导体装置制造方法的剖面图；图8是说明现有半导体装置的剖面图；图9是说明现有半导体装置制造方法的剖面图。具体实施例方式以在元件区域形成N通道的沟槽型MOSFET情况为例详细说明本专利技术图1表示本专利技术半导体装置的结构。图1(本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，其包括：元件区域，其设置在半导体基板上把规定的杂质进行扩散；周边区域，其在所述元件区域的外周；沟槽，其设置在所述周边区域的所述半导体基板上；绝缘膜，其沿所述沟槽设置；导电材料，其埋设在所述沟槽内，另外，所述导电材料与所述基板同电位。

【技术特征摘要】
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【专利技术属性】
技术研发人员：恩田全人，久保博稔，宫原正二，石田裕康，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]