半导体装置及其制造方法制造方法及图纸

一种半导体装置，将第１半导体芯片（３０）搭载在插接件（１０）的第１面（１２）上，使通孔（２０）和第１电极（３４）重叠，在第１半导体芯片（３０）上叠放着第２半导体芯片（４０）。第１导线（３６），配置在第２面（１６）侧，与第１电极（３４）和第２配线图案（１８）连接。第２导线（４６），配置在第１面（１２）侧，与第２电极（４４）和第１配线图案（１４）连接。密封部（５０）包括：第１面（１２）上的第１部分（５２），和第２面（１６）上的第２部分（５４），和通过通孔（２０）将第１和第２部分（５２、５４）连接在一起的第３部分（５６）。该装置在应用导线接合法的层叠型半导体芯片中，实现不增加封装厚度，而且使密封部难以剥离。

【技术实现步骤摘要】

本专利技术是涉及。
技术介绍
众所周知，在半导体装置的制造中，导线接合法是一种可靠性高的电气连接方法。在应用导线接合法的层叠型半导体装置中，在被层叠的半导体芯片具有相同大小(或上面的半导体芯片大)时，因为在上下两层半导体芯片间介有隔离体，所以会使封装后的厚度增大。另外，在采用面朝下焊接法将半导体芯片焊接在插接件上的结构中，众所周知，可以应用采用导线接合的技术(参照特开2000-138317号公报)。在这种结构中，在半导体芯片的背面用面朝上焊接法焊接其他的半导体芯片并应用导线接合时，因为将各个半导体芯片分别密封，所以每个密封部都有剥离的可能性。
技术实现思路
本专利技术的目的在于，在采用导线接合法制造的层叠型半导体装置中，做到不增加封装厚度，并使密封部的难以剥离。(1)本专利技术的半导体装置，具有插接件，其中在第1面上形成有第1配线图案，在第2面上形成有第2配线图案，且形成有通孔；第1半导体芯片，其具有第1电极，且被搭载在上述插接件的上述第1面上，使上述通孔和上述第1电极重叠；第2半导体芯片，其具有第2电极，且以上述第2电极的朝向与上述第1半导体芯片相反的状态被叠放在上述第1半导体芯片上；第1导线，其被配置在上述第2面侧，与上述第1电极和上述第2配线图案连接； 第2导线，其配置在上述第1面侧，与上述第2电极和上述第1配线图案连接；密封部，其中包含设置在上述插接件的上述第1面上的第1部分、设置在上述插接件的上述第2面上的第2部分、穿设于上述通孔的将上述第1和第2部分相连的第3部分，该密封部密封上述第1和第2半导体芯片，并密封上述第1和第2导线，还密封上述第1和第2配线图案的和上述第1及第2导线之间的连接部。根据本专利技术，因为第1和第2半导体芯片被叠放成第1和第2电极朝向相反方向，所以即使不使用隔离体也能把第1导线连接在第1电极上。这样，不会增大封装的厚度。另外，因为密封部的第1和第2部分通过第3部分连接，所以很难剥离密封部。(2)在该半导体装置中，包含与多个上述第1电极连接的多个上述第1导线，所有上述第1导线，也可以在除了与上述第1半导体芯片重叠的区域之外的位置上，与上述第2配线图案相连接。(3)在该半导体装置中，在上述第1半导体芯片的互相相反的两端部，分别设置有上述第1电极，上述第1导线，也可以从上述第1半导体芯片的上述两端部的一侧，延伸为越过另一侧，并在上述第1半导体芯片的外侧，与上述第2配线图案相连。(4)在该半导体装置中，上述第1半导体芯片，包含多个上述第1电极，上述第2半导体芯片，包含多个上述第2电极，上述第1和第2电极，分别按照相同的排列图案排列，被层叠的上述第1和第2半导体芯片的、位于重叠位置上的上述第1和第2电极也可以电气连接。(5)本专利技术的半导体装置的制造方法包括(a)在第1面上形成有第1配线图案、第2面上形成有第2配线图案并且形成有通孔的插接件上，搭载具有第1电极的第1半导体芯片，使通孔和上述第1电极相重叠；(b)将具有第2电极的第2半导体芯片，以上述第2电极的朝向与上述第1半导体芯片相反的状态叠放在上述第1半导体芯片上；(c)在上述第2面侧，在上述第1电极和上述第2配线图案上连接第1导线；(d)在上述第1面侧，在上述第2电极和上述第1配线图案上连接第2导线；和(e)通过传递模塑(transfer mold)法，密封上述第1和第2半导体芯片，并密封上述第1和第2导线，密封上述第1和第2配线图案的与上述第1第2导线之间的连接部。上述(e)工序中，从上述插接件的上述第1和第2面的一侧向另一侧，通过上述通孔注入树脂，将第1面上的第1部分、上述第2面上的第2部分、和通过上述通孔将上述第1和第2部分连接在一起的第3部分连为一个整体而形成密封部。根据本专利技术，因为第1和第2半导体芯片被叠放成第1和第2电极朝向相反方向，所以即使不使用隔离体也能把第1导线连接在第1电极上。因此，不会增大封装的厚度。另外，在进行密封时，因为通过通孔，将树脂从插接件的第1和第2面的一侧开始流向另一侧，所以密封部的第1、第2、第3部分的形成可以一次性地进行，能够缩短或简化工序。此外，因为通过第3部分连接第1和第2部分，所以很难剥离密封部。附图说明图1是图2所示的半导体装置的I-I线处剖面图。图2是说明本专利技术实施方式的半导体装置的图。图3是说明本专利技术的半导体装置的制造方法的图。图4是说明本专利技术的半导体装置的制造方法的图。图5是说明本专利技术的半导体装置的制造方法的图。图6是说明本专利技术的半导体装置的制造方法的图。图7是说明本专利技术的半导体装置的制造方法的图。图8是说明本专利技术的半导体装置制造方法的变形例的剖面图。图9是说明本专利技术的半导体装置制造方法的变形例的俯视图。图10是表示安装了本实施方式的半导体装置的电路基板的图。图11是表示具有本实施方式的半导体装置的电子设备的图。图12是表示具有本实施方式的半导体芯片的电子设备的图。具体实施例方式以下，参照附图，对本专利技术的实施方式进行说明。图1和图2是说明本专利技术实施方式的半导体装置的图。图1是图2中所示半导体装置的I-I线剖面图。半导体装置具有插接件10。插接件10可以是基板，也可以是极板。插接件10也可以做成矩形。插接件10，也可以用聚酰亚胺树脂等树脂构成，也可以由树脂等有机材料和无机材料的混合材料构成，也可以是金属基板或陶瓷基板。在插接件10的第1面12上，形成有第1配线图案14。在插接件10的第2面16上，形成有第2配线图案18。第1和第2配线图案14、18，也可以分别具有将多个点电连接的配线、和形成与其它部件间的电气连接部的焊盘。第1和第2配线图案14、18，也可以通过图示中没有表示的通孔等进行电气连接，也可以不构成电连接(在电气上隔离)。在插接件10上，形成有1个或多个通孔20。通孔20贯通第1和第2面12、16。第1和第2配线图案14、18形成为不与通孔20重叠。通孔20，也可以做成长孔形状(长方形，长圆或椭圆形)。半导体装置中，具有第1半导体芯片30。在第1半导体芯片30上，形成有集成电路32。第1半导体芯片30具有多个第1电极34。第1电极34也可以只是一个基座(pad)，也可以如图1所示，包含基座和设在其上面的凸起。第1电极34被设置在形成有集成电路32的平面上。第1半导体芯片30也可以是外围型。这种情况下，第1电极34，在第1半导体芯片30的端部设置为1列或多列。也可以在第1半导体芯片30互相相反的两端部分别排列一列或多列的第1电极34。在图2所示的例子中，在第1半导体芯片30的矩形面中，第1电极34排列在平行的两边端部，也可以排列在矩形的四边端部。作为变形例，第1电极34也可以在半导体芯片30中部排列成一列或多列。第1半导体芯片30，被搭载在插接件10上。第1半导体芯片30通过粘着剂22粘贴在插接件10上。粘着剂22可以是树脂。粘着剂22，也可以具有能量固化性(热固化性或紫外线固化性等)。粘着剂22可以是电绝缘的材料。第1半导体芯片30的形成有第1电极34的面，和插接件10的第1面12相对。另外，也可以是集成电路32的整体与插接件10的第1面12重叠，或也可以是集成电路32的一部分和通孔20重叠。第1半导体芯片30，配置成第1电极34和通孔20相重叠。如图1所示，第1电本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具有：插接件，其中在第１面上形成有第１配线图案，在第２面上形成有第２配线图案，且形成有通孔；第１半导体芯片，其具有第１电极，且被搭载在上述插接件的上述第１面上，使上述通孔和上述第１电极重叠；　 　第２半导体芯片，其具有第２电极，且以上述第２电极的朝向与上述第１半导体芯片相反的状态被叠放在上述第１半导体芯片上；第１导线，其被配置在上述第２面侧，与上述第１电极和上述第２配线图案连接；第２导线，其配置在上述第１面侧，与上 述第２电极和上述第１配线图案连接；密封部，其中包含：设置在上述插接件的上述第１面上的第１部分、设置在上述插接件的上述第２面上的第２部分、穿设于上述通孔的将上述第１和第２部分相连接的第３部分，该密封部密封上述第１和第２半导体芯片，并密 封上述第１和第２导线，还密封上述第１和第２配线图案的和上述第１及第２导线的连接部。

【技术特征摘要】
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【专利技术属性】
技术研发人员：盐泽雅邦，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：JP[日本]