半导体组件测试方法及半导体组件测试系统技术方案

本发明专利技术系关于一半导体组件测试方法，及一系统用以测试半导体组件（３ａ，３ｂ，３ｃ，３ｄ），藉此数不同的半导体组件测试可被连续地实施，其特征在于一计算机装置（１，６），特别是一测试装置（６）系被提供，藉此使来自一第一测试（Ａ）所获得的测试结果数据（Ｄ↓［Ａ１］，Ｄ↓［Ａ２］）系被评估，且其造成一另外的测试（Ｅ，Ｆ）在第一测试（Ａ）之后被提供，以被执行于一修改的模式中，或者被省略，取决于从第一测试所获得的测试结果数据（Ｄ↓［Ａ１］，Ｄ↓［Ａ２］）。

【技术实现步骤摘要】

本专利技术关于一半导体组件测试方法，及一系统用以测试半导体组件，特别是一-动态-控制的测试系统，及/或一测试系统具有测试结果之自动化适应于集成电路之测试中。
技术介绍
半导体组件，例如对应集成(模拟及/或数字)计算机电路，半导体存储器组件，例如功能性存储器组件(PLAs，PALs，等等)及桌上存储器组件(例如ROMs或者RAMs，特别是SRAMs及DRAMs)在制造程序期间系易受到大量测试。对于许多(一般相似的)半导体组件之同时制造，一所谓的晶片(即单晶硅之一薄碟)系被使用。晶片系被适当地处理(例如连续遭受许多镀膜，曝光，蚀刻，扩散及布植程序步骤，等等)，且接着例如切片(或者刻画及折断)，因此个别的组件变成可利用的。在制造半导体组件(例如DRAMs(动态随机存取存储器及/或动态读写存储器))的期间，特别是DDR-DRAMs(两倍数据速率-DRAMs及/或DRAMs具有两倍数据速率)半完成组件(仍然在晶片上)可遭受甚至在上面晶片已经被完成所需要的方法步骤之前(即，即使当半导体组件仍在一半完成状态)-适当的测试方法在一或多测试台(例如在晶片切片架所谓的kerf测量)藉由一或多测试装置的协助。在他们的完成之后，(即全部上面晶片处理步骤完成之后)半导体组件在一或多(另外的)测试台上系遭受到另外的测试程序-例如完成的组件-仍在晶片上-可藉由对应的(额外的)测试装备(”切片测试”)的协助而被适当地测试。在晶片已经被切片之后(及/或刻画及折断)，个别的可利用的-组件系接着每一被加载到一所谓的载体(即一适合的托架)，其上半导体组件-被加载载体-可遭受一或几个(另外的)测试程序对应其它测试台。以相同的方式，一或数另外的测试(在对应的测试台及以适当的额外的测试装备的使用)可被执行，例如在半导体组件已经被安装到对应的半导体组件壳体之后，及/或例如在半导体组件壳体(与安装到其上的半导体组件一起)已经被安装(对于所谓的模块测试而言)到一对应的电子模块之后。当测试半导体组件，所谓的”DC测试”及/或例如所谓的”AC测试”可能被使用作为一测试程序(例如对于上面切片测试，模块测试，等等)。对于DC测试例如，一特定的电压(或者电流)-在一特定的固定等级-可被使用于一半导体组件之适当的连接而被测试，其后结果电流(及/或电压)的等级可被测量-特别是确定是否此电流(及/或电压)落在特定预先决定的所需要必要的限制中。与在一AC测试期间相比，电压(或电流)-特别是适当的测试样品信号-在不同的等级下可举例被使用在一半导体组件之适当的连接，藉由其适当的协助功能测试可被执行于每一对应的半导体组件。以上面测试程序的帮助，有缺陷的半导体组件可被识别且移除(或者可能甚至一部份被修复)。再者在上面测试中所获得的结果可举例亿被使用以改善及/或最佳化使用于半导体组件(例如涂布，曝光，蚀刻，扩散及或布植程序步骤，等等)制造期间之处理步骤，藉此改善此半导体组件制造期间的产率。为了达到此，一尝试必须被作出以从上面测试中所获得的结果确定任何可能的哪种物理原因可能发生错误。此一般手工地被作出-在传统方法中-且经常总是藉由-个别的-检查从每一上面测试所获得的结果。此一-手工-评估的测试结果对于改良/最佳化产率来说是时间耗费的及昂贵的且总是不能造成满意的结果。此外，上面测试的应用系相对高成本且时间耗费的。因此理由，想要同时测试尽可能多的组件(所谓的”平行”测试)。例如，配置在一特定晶片上的全部的半导体组件可被同时间测试(所谓的”最大”平行性)。如果测试组件所需的(全部)时间系(更加)被缩减，其可能-在传统测试程序中-在测试品质上(例如，因为一些或几个测试可能被省略由于时间及/或成本限制)造成一大量的退化。
技术实现思路
本专利技术系以制造可利用的一新颖的半导体组件测试方法为目的，及一新颖的系统用以测试半导体组件，特别是一测试程序及/或系统，其中测试期间(及/或测试成本)可被缩减-然而仍然维持满意的测试品质-及/或产率可被增加，与传统测试程序及/或系统相比。这些及其它目的系藉由权利要求第1、28、29及30项的内容来达成。本专利技术有利的进一步发展系列于附属项中。在本专利技术的基本概念而论，一系统用以测试半导体组件系被制造可利用的，藉此数不同的半导体组件测试可被连续执行，特征在于一计算机装置，特别是一测试装置，系被提供，以其从一第一测试所获得的测试结果系被评估，且其造成-取决于第一测试中所获得的测试结果数据-一另外的测试-在第一测试之后被提供-而被执行于一不同的模式中，或者省略。以此方式-及没有(及/或具有仅少量的)品质牺牲，测试的期间可被缩减，及/或在半导体组件制造期间获得的产率可被改善。附图说明在下面，本专利技术藉由实施例及随附图标更仔细地被描述。在图标说明中第1A图显示站台之一概略表示，其在对应的半导体组件制造期间系被通过，且几个测试装置形成一半导体组件测试系统的部分，根据上面专利技术之实施例；第1B图显示一概略表示之对应半导体组件之制造期间被通过的另外站台，及数另外测试装置形成半导体组件测试系统之部分，及第1C图显示一概略表示之一中心计算机装置-形成半导体组件测试系统之部分-以其-作为一可选择的一中心测试装置-数据从测试装置衍生可被处理。具体实施例方式第1A图及一b显示-在一概略模式中-一些的站台A，B，C，D，E，F，G(许多的其它站台未显示于此)对应于半导体组件3a，3b，3c，3d且在对应的半导体组件3a，3b，3c，3d(及/或电子模块)制造期间被通过。半导体组件3a，3b，3c，3d可能举例为对应集成(模拟及/或数字)计算机电路，及/或半导体存储器组件，例如功能性的存储器组件(即PLAs，PALs，等等)，及桌上存储器组件，(例如ROMs或RAMs)，特别是SRAMs或DRAMs(这里例如为DRAMs(动态随机存取存储器及/或动态读写存储器)具有两倍数据速率(DDR DRAMs＝两倍数据速率-DRAMs)，较佳地高速DDR DRAMs)。在半导体组件3a，3b，3c，3d的制造期间，一适当的硅碟或一适当的晶片2系易遭受对应的传统涂布，曝光，蚀刻，扩散，及/或布植方法步骤，等等。-举例在对应的串联配置于上游及下游的站台从第1A图中所示站台A(例如，站台B放置在站台A之后)-及在大量另外的站台-未显示于此-(放置在站台A之前及之后)。站台A作为提供半导体组件3a，3b，3c，3d-仍出现于晶片2上-一或数测试程序(测试程序A1及/或测试程序A2及/或测试程序A3，等等)藉由一测试装置6-例如所谓的kerf测量在晶片切片架上-(事实上-如从上述实施例明显可知-甚至在全部上述晶片2所需的方法步骤已经被完成之前(即，已经在半导体组件3a，3b，3c，3d半完成状态期间))。电压/电流及/或在站台A所需要用以测试晶片2上半导体组件3a，3b，3c，3d之测试信号，系藉由测试装置6来产生，且提供到半导体组件3a，3b，3c，3d对应的连接藉由半导体组件探针卡(测试卡)8的方式，其系被连接到测试装置6(更精确地藉由提供于探针卡8上的对应的接触脚9a，9b)。从站台A，晶片2系(特别是完全自动地)被运送到站台B(且从那里可能到许多另外的站台-未显示于此)，该处-如同已经叙述于上-晶片2系本文档来自技高网...

【技术保护点】
一种用以测试半导体组件（３ａ，３ｂ，３ｃ，３ｄ）的系统，藉此数不同的半导体组件测试可连续被执行，其特征在于一计算机装置（１，６），特别是一测试装置（６）被提供，藉此在一第一测试（Ａ）之测试结果数据（Ｄ↓［Ａ１］，Ｄ↓［Ａ２］）系被评估，且其造成－取决从第一测试所获得的测试结果数据（Ｄ↓［Ａ１］，Ｄ↓［Ａ２］）－一另外的测试（Ｅ，Ｆ）在第一测试（Ａ）之后被提供，系被执行于一不同的模式中，或者被省略。

【技术特征摘要】
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【专利技术属性】
技术研发人员：M困德，G米勒，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]