凹陷捕获型存储器制造技术

一种凹陷捕获型存储器，包括：　　　　半导体衬底；　　　　栅极氧化层，形成在上述半导体衬底之上；　　　　控制栅极，形成在上述栅极氧化层之上，上述的控制栅极结构下缘具有一凹陷结构（ｎｏｔｃｈｅｄ）向该控制栅极结构内侧凹入；　　　　一绝缘层，形成于该控制栅极及凹陷结构的侧面及衬底表面上；　　　　第一间隙壁，配置于该绝缘层的表面及侧壁上，并填入上述凹陷结构，用来形成可作为捕获载流子机制以利于储存载流子以定义数字信号；　　　　源／漏极区，位于该控制栅极凹陷结构下方两侧；以及　　　　硅化金属，形成于控制栅极以及该源／漏极区之上。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种非挥发性存储器，特别有关于凹陷捕获型存储器结构。。
技术介绍
非挥发性存储元件包括一可以储存电荷的机制，如悬浮栅极(指闪存而言)以及电荷出入控制单元。非挥发性存储器可以应用在计算机中的基本输出输入系统(BIOS)，高密度非挥发性存储器的应用范围则包括可携式设备中的大容量存储装置、固态相机以及个人计算机的适配卡等。非挥发性存储器具有许多优点，例如快速存取时间、低功率损耗且耐用。为了迎合在机动计算器系统中的应用需求，低电功率及快速存取的功能成为非挥发性存储器的设计趋向。在高性能的存储器中有一个极重要的关键参数称为电容耦合率(capacitive-coupling ratio)。在传统的
中已发展出许多种不同形式的非挥发性存储器(nonvolatile memory)。非挥发性存储器的信息储存必须依赖将电荷长时间留存于悬浮栅中，因此用来隔离储存机制结构的介电层必须具有良好的特性。目前的低电压闪存通常在3到5伏特的操作电压下对浮动栅极(以闪存为例)进行充电或放电动作。由于电子隧穿是浮动栅极充放电所采用的基本技术，在要求降低供应电压的趋势下，为了达到高电子隧穿效率，浮动栅极与基板间的介电层厚度必须予以缩减。然而当介电层厚度缩减至10nm以下时，其可靠度也随之降低。现有的闪存欲进行程序化动作时，在控制栅极上施加高电压，电子即从硅基板的源极穿过栅极氧化层进入浮动栅极。欲进行抹除动作时，在控制栅极上施加低电压或不施电压，在硅基板的漏极施加高电压，电子即穿过栅极氧化层回到源极。现今SOC(system on chip)技术期望具有快速可写以及可读的非挥发性存储器制作于同一芯片之上。而单层多晶硅工艺(single polysilicon processing)可以与其它元件如晶体管工艺整合。非挥发性存储器除传统利用双层多晶硅工艺(double polysilicon processing)的堆栈栅极型存储器(stack gate memories)之外，尚有所谓的电荷捕获型存储器(charge trapping memories)，其利用ONO或ON的结构来取代隧穿氧化层/浮动栅极的功能，利用载流子捕获于ONO结构中的氮化硅层与否以定义数字状态。在ONO的结构的上方则配置控制栅极。此外，近似的结构有采用将储存载流子的膜层配置于控制栅极的底侧，如美国专利号US Patent No.4,881,108、美国专利号U.S.Patent No.5,768,192，专利技术人为Eitan B.，专利技术名称″Non-volatile semiconductor memorycell utilizing asymmetrical charge trapping″，申请日为16 June，1998。有关电荷捕获型存储器的现有技术可以参阅如美国专利号US Patent No.6,335,554，专利技术人为Yoshikawau以及Kuniyoshi，专利技术名称为“Semiconductor Memory”，申请日为3，7，2000.，上述专利公开具有ONO结构的存储器以储存位信息。另外，相关文献可参阅Chan，T.Y.et al，″A True Single-TransistorOxide-Nitride-Oxide EEPROM Device，″IEEE Electron Device Letters，vol.EDL-8.No.3，Mar.1987。鉴于上述的需要，本专利技术提出多种凹陷捕获型存储器的结构。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种多位存储器。根据上述目的，本专利技术提供一种凹陷捕获型存储器结构，其包括半导体衬底，在衬底上形成由氧化硅所构成的栅极氧化层，本专利技术的控制栅极结构下缘具有一凹陷结构(notched)向栅极结构内侧凹入。栅极的表面上形成一绝缘层覆盖该控制栅极及凹陷结构的侧面及衬底表面上，绝缘层的材料可以采用二氧化硅或能隙(energy gap)约大于7电子伏特(＞7eV)的材料。间隙壁配置于栅极的侧璧上，并填入凹陷结构(notched)，用来形成ON结构可作为捕获(trapping)载流子机制以利于储存载流子以定义数字信号。间隙壁的材料可以为氮化硅或是能隙约小于6电子伏特(＜6eV)的材料。一源/漏极区位于栅极凹陷结构下方两侧。其中可具有硅化金属形成于控制栅极以及该源/漏极区之上。硅化金属的材料可包括TiSi2、CoSi2以及NiSi。本专利技术的第二实施例与第一实施例大致相仿，与第一实施例相异者包括源/漏极区上不具有硅化金属。栅极结构由三层结构组成包括多晶硅层、硅化金属、介电结构层组成。该硅化金属包括WSi2、TiSi2。介电结构层组成可包括氮化硅、氧化硅或是氮化硅/氧化硅的组合。本专利技术的第三实施例与第一实施例大致相仿，与第一实施例相异者包括具有一口袋离子注入(pocket implantation)区域位于源/漏极区的内侧，位于控制栅极凹陷结构(notched)下方，且与源/漏极区的掺杂离子电性相反，可抑制短沟道效应(short channel effect)，且可增进热载流子注入凹陷结构的效率。第四实施则与本专利技术的第二实施例大致相仿，其也包括一口袋离子注入区域位于源/漏极区之侧且与源/漏极区的掺杂离子电性相反。第五以及第六实施例采用轻掺杂的漏极区域(lightly doped drain，LDD)可以控制热载流子效应，并具有一口袋离子注入(pocket implantation)区域位于源/漏极区的内侧，及位于轻掺杂区域下方，且与源/漏极区的掺杂离子电性相反。上述轻掺杂的漏极区域的离子电性与源/漏极区的掺杂离子电性相同，但轻掺杂的结比重掺杂的漏极结较浅且靠近栅极下的沟道。第七以及第八实施例系采用双掺杂的漏极区域(double diffused drain，DDD)可以控制结击穿效应(junction breakdown)。上述双掺杂的漏极区域的离子电性与源/漏极区的掺杂离子电性相同，但轻掺杂的结比重掺杂的漏极结较深且靠近栅极下的沟道，并具有一口袋离子注入(pocket implantataion)区域位于双掺杂的源/漏极区的内侧，及位于控制栅极凹陷结构(notched)下方，且与源/漏极区的掺杂离子电性相反。第九实施例与第一实施例大致相同，唯在本例中，采用氧化物间隙壁，而利用氮化物填入凹陷结构(notched)中，作为储存载流子的机制用来定义数字状态。同理，第十实施例到第十六实施例分别对应于第二实施例到第八实施例，其中相对应组群的差异亦在于采用氧化物间隙壁取代氮化物，但仍利用氮化物填入凹陷结构(notched)中。第十七实施例至第二十四实施例对应于第一实施例至第八实施例，主要的差异在于采用双间隙壁结构。如同在第一实施例至第八实施例中原有的氮化物或是能隙约小于6电子伏特材料的第一间隙壁，且该第一间隙壁填入凹陷结构(notched)中之外，第二间隙壁则形成在第一间隙壁的外侧，该第二间隙壁为氧化物或是能隙大于7电子伏特的材料。因此，上述架构形成ONO结构。附图说明图1显示本专利技术第一实施例示意图；图2显示本专利技术第二实施例示意图；图3显示本专利技术第三实施例示意图； 图4显示本专利技术第四实施例示意图；图本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：郑湘原，
申请(专利权)人：应用智慧有限公司，
类型：发明
国别省市：