一种低功耗大容量CAM电路结构制造技术

本发明专利技术提供了一种低功耗大容量CAM电路结构，通过改变现有CAM的电路结构，并将大容量CAM的工作过程分为几个流水级，分区顺序搜索寻址并锁存，最后将所有寻址结果统一编码后产生结果地址并输出，从而将CAM的瞬态大功耗分布在多个流水级中，减小对芯片供电网络的瞬时高电流要求。本发明专利技术对使用CAM IP的大规模低功耗SoC中具有重要的应用价值。耗SoC中具有重要的应用价值。耗SoC中具有重要的应用价值。

【技术实现步骤摘要】
一种低功耗大容量CAM电路结构


[0001]本专利技术涉及微电子技术及存储器领域，具体为一种低功耗大容量CAM电路结构。

技术介绍

[0002]CAM电路作为一种按内容寻址存储器，在具有较高搜索效率的同时不可避免具有较大的功耗，尤其对于容量较大的CAM电路，瞬态功耗问题尤为突出，可能给IP自身或整个SoC的电源完整性带来严重影响。在现有CAM设计技术中，为了提高电路的访问速度，一般会将数据搜索、匹配结果产生和匹配地址编码三个流程放在同一个时钟周期，且匹配查询操作是针对的整个存储器阵列，如果存储器的容量较大，由于所有的存储单元同时针对匹配线进行放电，因此瞬时功耗会相当大。
[0003]CAM是RAM的一条分支，它除了具有RAM的读写功能以外，还能够进行查找操作。RAM的最主要功能之一是读取数据，也即输入地址信息就可获得RAM内部存储的数据；而CAM最主要的功能是搜索数据，也即输入搜索数据就可获得匹配地址和匹配信号，其功能对照见图1。
[0004]CAM主要由以下五部分组成：CAM存储单元M、敏感放大器SA、搜索线SL驱动、地址译码器和优先级编码器。其简化结构框图见图2，CAM阵列结构如图5所示。其中CAM存储单元是CAM的核心部分，它的每一行组成一个字，组成字的每个单元称为位。它主要负责数据的存储与比较，其比较结果用匹配线ML的电压变化来表示，继而被SA放大，最后优先级编码器输出最高优先级匹配结果。另外SL驱动用于加载搜索数据到SL上，而地址译码器则用于读写操作时的地址译码。
[0005]按存储单元连接方式的不同，CAM分为NOR(或非)型CAM和NAND(与非)型CAM，其典型晶体管级电路图见图3和图4。NOR型CAM并行地挂载在一根ML上，表现为逻辑“或”操作，而NAND型CAM通过多根ML串连在一起，表现为逻辑“与”操作。
[0006]如图3所示，NOR型CAM单元利用四个管M1～M4实现存储数据(D，D#)与搜索数据(SL，SL#)的比较操作，其中“#”表示“非”。M1～M4通过动态逻辑电路实现“同或”操作，具体如下所述。当SL与D相等或匹配时，M1、M4或M2、M3截止，ML保持预充电时的高电平；当SL与D不匹配时，M1、M3或M2、M4导通，ML放电到地。对于一个字而言，只有当每个存储位与对应搜索位均匹配时，ML才为高电平，也即整个字匹配，称为全匹配；否则ML会被拉低，称为字失配。
[0007]如图4所示，NAND型CAM单元采用三个管M1～M3实现存储数据与搜索数据的比较操作.当SL与D匹配时，M2或M3导通，B点电平被SL拉高，进而开启M1管，ML继续向下级单元传播；否则，B点电平被SL拉低，M1管关闭，MLn+1被悬空。因此将一个字中所有NAND型CAM单元通过多根ML串联在一起，就实现了ML的“与非”操作。
[0008]其中，NOR型CAM由于匹配线上没有串联的晶体管，不存在晶体管导致的压降，因此可以支持较长的匹配线，从而获得较大的存储器容量和较高的速度，但由于匹配线上的存储单元为并联结构，查询操作时会同时放电，因此其瞬态功耗会很大。NAND型CAM，每个存储
单元会在匹配线上串联一个晶体管，导致匹配线不能太长，容量无法做到太大且串联放电速度较慢，但串联匹配线的优势在于，如果匹配线上一个晶体管不导通，则整个匹配线就不再放电，因此NAND型CAM具有瞬态功耗较低的优点。综上所述，目前为支持大容量CAM，一般会采用NOR型CAM架构。

技术实现思路

[0009]针对现有技术中按内容寻址存储器CAM(content accessible memory)在进行高速搜索时存在瞬时功耗较大的问题，本专利技术提供一种低功耗大容量CAM电路结构，通过按地址分区进行流水化搜索的电路结构，从而将CAM的瞬态大功耗分布在多个流水级中，以减小对芯片供电网络的瞬时高电流要求。
[0010]本专利技术是通过以下技术方案来实现：
[0011]一种低功耗大容量CAM电路结构，包括CAM阵列、搜索驱动模块、时序控制模块、编码器和若干锁存器；所述CAM阵列包括若干并行设置存储块；每个存储块内设有匹配线ML；所述搜索驱动模块的输入端连接查询数据模块的输出端，搜索驱动模块的输出端通过若干搜索线SL对应连接至若干存储块上；查询数据经若干搜索线SL对应传送至若干存储块上进行匹配对比，并通过若干存储块的匹配线ML将匹配结果对应传送至锁存器中，时序控制模块根据与存储块对应的地址范围分别在若干存储块的匹配线ML上对应设置有时序开关Sel，并在每个时钟周期下依次打开若干时序开关Sel，分别对若干存储块的匹配线ML进行查询操作，并在每个时钟周期中将匹配线ML上对应完成的匹配结果传送至对应的锁存器中进行锁存备用，锁存器的输出端连接至编码器，当所有存储块查询完毕后，在下一个时钟周期时，编码器将锁存器中的结果统一编码后产生对应的匹配地址进行输出。
[0012]优选的，CAM阵列按照地址顺序划分若干块存储块，时序控制模块根据时钟顺序，在每个时钟周期中对其中一块存储块进行查询操作，通过分块地址在时序开关Sel上产生选择信号，实现时序控制模块对时序开关Sel的开关控制。
[0013]优选的，存储块中的匹配线ML包括若干根，查询数据通过搜索线SL输入至对应的存储块中进行匹配比对，并通过存储块中的若干根匹配线ML输送匹配结果。
[0014]优选的，在每个时钟周期中，搜索驱动模块将搜索线SL上的数据分别传输至对应的一个存储块中进行匹配对比。
[0015]优选的，查询数据经若干搜索线SL对应传送至若干存储块的匹配线ML上进行匹配对比时，当查询数据中的所有位数中其中有一位或多位数据与存储块中的数据不一致时，存储块中的匹配线ML输出低电平；当查询数据中的所有位数与存储块中的全部数据匹配时，存储块中的匹配线ML输出高电平。
[0016]优选的，匹配线ML传输的匹配结果分区锁存，在时钟周期中，将完成查询的匹配结果在对应的锁存器中进行锁存备用，当CAM阵列结构中所有存储块查询完毕后，在后续的一个时钟周期中对锁存的匹配结果在编码器中统一编码产生匹配地址。
[0017]优选的，在每个时钟周期中对CAM阵列结构中的一个存储块进行查询，并将该块存储块的匹配结果通过匹配线ML输送至锁存器中进行锁存备用。
[0018]优选的，时序控制模块通过流水控制电路实现对CAM阵列结构中的每一个存储块进行时序控制。
[0019]与现有技术相比，本专利技术具有以下有益的技术效果：
[0020]本专利技术提供了一种低功耗大容量CAM电路结构，通过改变现有CAM的电路结构，并将大容量CAM的工作过程分为几个流水级，分区顺序搜索寻址并锁存，最后将所有寻址结果统一编码后产生结果地址并输出，从而将CAM的瞬态大功耗分布在多个流水级中，减小对芯片供电网络的瞬时高电流要求。本专利技术对使用CAM IP的大规模低功耗SoC中具有重要的应用价值。
[0021]进一步的，将CAM阵列按照地址顺序划分若干块存储块，CA本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低功耗大容量CAM电路结构，其特征在于，包括CAM阵列、搜索驱动模块、时序控制模块、编码器和若干锁存器；所述CAM阵列包括若干并行设置存储块；每个存储块内设有匹配线ML；所述搜索驱动模块的输入端连接查询数据模块的输出端，搜索驱动模块的输出端通过若干搜索线SL对应连接至若干存储块上；查询数据经若干搜索线SL对应传送至若干存储块上进行匹配对比，并通过若干存储块的匹配线ML将匹配结果对应传送至锁存器中，时序控制模块根据与存储块对应的地址范围分别在若干存储块的匹配线ML上对应设置有时序开关Sel，并在每个时钟周期下依次打开若干时序开关Sel，分别对若干存储块的匹配线ML进行查询操作，并在每个时钟周期中将匹配线ML上对应完成的匹配结果传送至对应的锁存器中进行锁存备用，锁存器的输出端连接至编码器，当所有存储块查询完毕后，在下一个时钟周期时，编码器将锁存器中的结果统一编码后产生对应的匹配地址进行输出。2.根据权利要求1所述的一种低功耗大容量CAM电路结构，其特征在于，所述CAM阵列按照地址顺序划分若干块存储块，时序控制模块根据时钟顺序，在每个时钟周期中对其中一块存储块进行查询操作，通过分块地址在时序开关Sel上产生选择信号，实现时序控制模块对时序开关Sel的开关控制。3.根据权利要求1所述的一种低功耗大容量CAM电路结构，其特征在于，所述存储块中的匹配线ML包括若干根，查询数据通过搜索线S...

【专利技术属性】
技术研发人员：谢成民，李立，马蕊，崔千红，朱吉喆，郭小玄，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：