分立栅极沟槽MOSFET的布局架构制造技术

本申请公开一种屏蔽栅极沟槽MOSFET的布局架构，包括：第一极性高度掺杂衬底与其上生长的第一极性的外延层；形成在所述外延层中的多个条形沟槽，所述多个条形沟槽包括：位于有源区中且为平行的多个有源栅极沟槽；环绕于所述有源区外围且与部分有源栅极沟槽形成间隔连接的终端沟槽，与环设于终端沟槽外的沟槽保护环。其中，终端沟槽与不连接的有源栅极沟槽的外缘，形成相等台面宽度。形成相等台面宽度。形成相等台面宽度。

【技术实现步骤摘要】
分立栅极沟槽MOSFET的布局架构


[0001]本申请涉及半导体制造领域，且更具体地说涉及分立栅极沟槽MOSFET的布局架构。

技术介绍

[0002]对于栅屏蔽沟槽MOSFET(Gate Shielded Trench MOSFET，又称分立栅极沟槽 MOSFET，SGT MOSFET)。SGT MOSFET是否能被成功的设计与制作，关键点在于终端区设计，因为漏极到源极击穿电压(BVdss)主要下降在SGT MOSFET的台面区(MESARegion)。
[0003]现行的设计中，有源区(Active Area)的沟槽端与终端区(Termination Area)的沟槽是断开的，为了保持有源沟槽和终端沟槽之间区域的电荷平衡，必须给出一个间隙。这个间隙是SGT MOSFET击穿电压BVdss的一个关键参数，间距由外延层(Epi)掺杂浓度决定。任何外延层(Epi)掺杂浓度的变化都会引起终端区的击穿电压BVdss的变化，使SGT MOSFET的击穿电压BVdss不稳定。原则上，全电荷平衡的SGT MOSFET，制作中，终端区沟槽的间隙距离会有一定程度影响有源区沟槽末端与终端区沟槽之间电荷分布，此等间隙距离一般小于相互平行的终端区沟槽与有源区沟槽之间的间隙距离。但沟槽间距的精准度在SGT MOSFET制作工艺上是困难度非常高的，尤其是终端区沟槽在转角部分的设计，很难作到实质需求的间隙，这就会造成制作出来的器件功能不稳定，造成击穿电压BVdss的适用范围缩小或下降，再加上掺杂浓度变化问题，极可能使得制造出来的SGT MOSFET不符合设计者需求的击穿电压BVdss范围，造成器件不工作或是无法使用在实质需求电路的情形。

技术实现思路

[0004]本申请公开一种具有分立栅极沟槽MOSFET的布局架构，包括：高度掺杂衬底，其包含第一极性；包含所述第一极性的外延层，其在所述高度掺杂衬底上生长；形成在所述外延层中的多个条形沟槽，所述多个条形沟槽包括：位于有源区且为平行设置的多个有源栅极沟槽，所述有源栅极沟槽中设置有栅极多晶硅与屏蔽多晶硅；环绕于所述有源区外围且设置于终端区的终端沟槽，所述终端沟槽内设置有多晶硅，所述终端沟槽在不与所述多个有源栅极沟槽为平行的方向上，间隔的与所述多个有源栅极沟槽的部分沟槽连接，且与不连接所述多个有源栅极沟槽的部分沟槽的外缘形成相同的台面宽度；多个沟槽保护环，环绕于所述有源区外围且设置于终端区，所述多个沟槽保护环的沟槽内设置有多晶硅。
[0005]可选的，所述终端沟槽与所述多个有源栅极沟槽的部分沟槽连接，其延伸形状为波纹形状。
[0006]可选的，所述多个沟槽保护环的一个或多个，与所述终端沟槽为形状等同或相似。
[0007]可选的，所述多个沟槽保护环邻近所述终端沟槽的一者与所述终端沟槽之间形成第一台面宽度，所述第一台面宽度与所述台面宽度为相同或相异。
[0008]可选的，所述多个沟槽保护环之间形成第二台面宽度，所述第二台面宽度与所述台面宽度为相同或相异。
[0009]可选的，布局架构包括在所述多个条形沟槽上方的氧化物覆盖层。
[0010]可选的，布局架构包括在所述氧化物覆盖层上并且穿过所述氧化物覆盖层中的蚀刻沟的源极金属。
[0011]可选的，所述源极金属设置于所述有源区与所述终端区。
[0012]可选的，所述源极金属设置于所述有源栅极沟槽与所述终端沟槽上方，未覆盖于所述多个沟槽保护环上方以使所述多个沟槽保护环形成浮动环结构。
[0013]可选的，所述多个沟槽保护环的沟槽底部皆植入包括第二极性的沟槽底植入物。
[0014]可选的，所述源极金属电性连接至所述浮动环结构的所述多晶硅层。
[0015]可选的，所述高度掺杂衬底与所述外延层为N型掺杂；所述源极区为N型掺杂；所述沟槽底植入物为P型掺杂；所述栅极多晶硅与所述屏蔽多晶硅分别通过重砷掺杂多晶硅和/或重磷掺杂多晶硅形成。
[0016]可选的，通道截断沟槽设置于所述终端区的外围，所述多个沟槽保护环位于所述有源区与所述通道截断沟槽之间。
[0017]可选的，所述终端沟槽内的多晶硅，与连接所述终端沟槽的所述多个有源栅极沟槽的栅极多晶硅，两者为电性连接。
[0018]可选的，所述有源栅极沟槽的末端延伸至所述终端区范围，以连接所述终端沟槽的沟槽，通过部分的所述有源栅极沟槽的末端与所述终端沟槽连接，以均匀所述终端区的电荷分布，消除所述终端区的电荷不平衡。
[0019]可选的，所述分立栅极沟槽MOSFET为全电荷平衡，所述沟槽保护环为所述分立屏蔽栅极单元提供饱和漏极电流(Idss)的泄漏减少，所述分立屏蔽栅极单元在反向偏置的漏极到源极击穿电压(BVdss)击穿期间，所述沟槽保护环的沟槽底部仍有部分电压降。
[0020]可选的，所述分立屏蔽栅极单元形成的晶体管结构为全电荷平衡的分立栅极沟槽金属氧化物半导体场效应晶体管，其漏源击穿电压范围界于60V至300V。
[0021]本申请适用于完全电荷平衡的SGT MOSFET，于终端区设计波纹型沟槽，这种波纹形状的设计，可以让终端沟槽与不连接所述多个有源栅极沟槽的部分沟槽(即是断开未连接者)，在转角部位的台面宽度(MESA Width)仍能保持相同，保持有源区与终端区的电荷平衡，避免SGT MOSFET的击穿电压BVdss不稳定，亦减少击穿电压BVdss落在终端区的沟槽底部。更进一步的，通过所述有源栅极沟槽的末端连接至所述终端区的所述终端沟槽，以均匀所述终端区的电荷分布，更有效的消除所述终端区的电荷不平衡。
[0022]本申请的某些实施例具有除上文所提及的那些之外或代替上文所提及的那些的其它步骤或元件。通过参考附图阅读以下详细描述，这些步骤或元件对于所属领域的技术人员将变得显而易见。
附图说明
[0023]图1是本申请的实施例中的屏蔽栅极沟槽MOSFET的俯视平面图。
[0024]图2是为图1中有源区的SGT结构的示范性横截面。
[0025]图3与图4是展示本申请的替代实施例中的就图1的部分A的俯视平面图的示例。
[0026]图5是表示的图4中截面线A
‑
A
’
的屏蔽栅极沟槽MOSFET的示范性横截面。
[0027]图6为图5的沟槽保护环结构的替代示例图。
[0028]图7为图6的沟槽保护环结构的替代示例图。
[0029]图8与图9为图6与图7的沟槽保护环结构的替代示例图。
[0030]图10为本申请的屏蔽栅极沟槽MOSFET边界示意图。
具体实施方式
[0031]以充分细节描述以下实施例以使所属领域的技术人员能够制作和使用本申请。应理解，基于本公开，其它实施例将为明显的，且在不脱离本申请的范围的情况下可做出系统、过程或机械的改变。
[0032]在以下描述中，给出许多具体细节以提供对本申请的彻底理解。然而，很明显，可在没有这些具体细节的情况下实践本申请。为了避免混淆本申请，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分立栅极沟槽MOSFET的布局架构，其特征在于，包括：高度掺杂衬底，其包含第一极性；包含所述第一极性的外延层，其在所述高度掺杂衬底上生长；形成在所述外延层中的多个条形沟槽，所述多个条形沟槽包括：位于有源区且为平行设置的多个有源栅极沟槽；环绕于所述有源区外围且设置于终端区的终端沟槽，所述终端沟槽内设置有多晶硅，所述终端沟槽在不与所述多个有源栅极沟槽为平行的方向上，间隔的与所述多个有源栅极沟槽的部分沟槽连接，且与不连接所述多个有源栅极沟槽的部分沟槽的外缘形成相同的台面宽度；多个沟槽保护环，环绕于所述有源区外围且设置于终端区，所述多个沟槽保护环的沟槽内设置有多晶硅。2.根据权利要求1所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述终端沟槽与所述多个有源栅极沟槽的部分沟槽连接，其延伸形状为波纹形状。3.根据权利要求2所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述多个沟槽保护环的一个或多个，与所述终端沟槽为形状等同或相似。4.根据权利要求2所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述多个沟槽保护环邻近所述终端沟槽的一者与所述终端沟槽之间形成第一台面宽度，所述第一台面宽度与所述台面宽度为相同或相异。5.根据权利要求2所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述多个沟槽保护环之间形成第二台面宽度，所述第二台面宽度与所述台面宽度为相同或相异。6.根据权利要求1所述分立栅极沟槽MOSFET的布局架构，其特征在于，包括在所述多个条形沟槽上方的氧化物覆盖层。7.根据权利要求6所述分立栅极沟槽MOSFET的布局架构，其特征在于，包括在所述氧化物覆盖层上并且穿过所述氧化物覆盖层中的蚀刻沟的源极金属。8.根据权利要求7所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述源极金属设置于所述有源区与所述终端区；或者，所述源极金属设置于所述有源栅极沟槽与所述终端沟槽上方，未覆盖于所述多个沟槽保护环上方以...

【专利技术属性】
技术研发人员：常虹，苏毅，
申请(专利权)人：华羿微电子股份有限公司，
类型：发明
国别省市：