具有分段主动区的非易失性存储器单元阵列制造技术

本发明专利技术涉及具有分段主动区的非易失性存储器单元阵列，揭示了非易失性存储器单元阵列的结构以及形成非易失性存储器单元阵列的结构的方法。衬底的主动区包括具有侧边的第一区段以及从该侧边侧向延伸的第二区段。该主动区的该第一区段沿平行于该第一侧边的方向具有第一长度尺寸。该第二区段沿平行于该第一侧边的该方向具有第二长度尺寸。该第二长度尺寸小于该第一长度尺寸。鳍片位于该主动区的该第二区段中的该衬底上。栅极结构延伸于该鳍片及该主动区的该第二区段上方。主动区的该第二区段上方。主动区的该第二区段上方。

【技术实现步骤摘要】
具有分段主动区的非易失性存储器单元阵列


[0001]本专利技术涉及集成电路及半导体装置制造，尤其涉及非易失性存储器单元阵列的结构以及形成非易失性存储器单元阵列的结构的方法。

技术介绍

[0002]非易失性存储器用于各种电子产品例如手机中。一次可编程(One
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Time
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Programmable；OTP)存储器及多次可编程(Multiple
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Time
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Programmable；MTP)存储器是非易失性存储器的常见类型。这些类型的非易失性存储器之间的一个主要区别是多次可编程存储器能够被重复编程及擦除，这与仅可被单次编程的一次可编程存储器相反。
[0003]可基于鳍式场效应晶体管(FinFET)的装置结构来构造多次可编程存储器的单元阵列。鳍式场效应晶体管可包括一个或多个鳍片、环绕该鳍片的一个或多个栅极结构、以及自该鳍片外延生长的重掺杂源极/漏极区。
[0004]多次可编程存储器依赖于通过焦耳加热的自加热，以减少撷取及发射寿命，从而可在合理的时间尺度内达成储存电荷的编程及擦除。在阵列中的所有存储器单元之间需要高度的温度均匀性，从而可最大限度地降低用于记录数据位的统计裕度。高操作电压可提供所需的统计裕度，但可能降低该单元阵列上的温度均匀性，以及由于栅极介电击穿(dielectric breakdown)及电迁移而产生电性缺陷。
[0005]需要改进的非易失性存储器单元阵列的结构以及形成非易失性存储器单元阵列的结构的方法。/>
技术实现思路

[0006]依据本专利技术的一个实施例，一种结构包括具有主动区的衬底。该主动区包括具有侧边的第一区段以及从该侧边侧向延伸的第二区段。该主动区的该第一区段沿平行于该第一侧边的方向具有第一长度尺寸。该第二区段沿平行于该第一侧边的该方向具有第二长度尺寸。该第二长度尺寸小于该第一长度尺寸。鳍片位于该主动区的该第二区段中的该衬底上。栅极结构延伸于该鳍片及该主动区的该第二区段上方。
[0007]依据本专利技术的另一个实施例，一种方法包括：在衬底中形成深沟槽隔离区，以定义主动区的边界。该主动区包括具有侧边的第一区段以及从该侧边侧向延伸的第二区段。该主动区的该第一区段沿平行于该第一侧边的方向具有第一长度尺寸。该第二区段沿平行于该第一侧边的该方向具有第二长度尺寸。该第二长度尺寸小于该第一长度尺寸。该方法还包括形成位于该主动区的该第二区段中的该衬底上的鳍片，以及形成延伸于该鳍片及该主动区的该第二区段上方的栅极结构。
附图说明
[0008]包含于并构成本说明书的一部分的附图示例说明本专利技术的各种实施例，并与上面所作的有关本专利技术的概括说明以及下面所作的有关这些实施例的详细说明一起用以解释
本专利技术的这些实施例。在这些附图中，类似的附图标记表示不同视图中类似的特征。
[0009]图1是依据本专利技术的实施例处于处理方法的初始阶段的非易失性存储器结构的俯视图。
[0010]图2是大体沿图1中的线2
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2所作的剖视图。
[0011]图3是处于图1之后的该处理方法的处理阶段的该非易失性存储器结构的俯视图。
[0012]图4是大体沿图3中的线4
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4所作的剖视图。
[0013]图4A是大体沿图3中的线4A
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4A所作的剖视图。
[0014]图5是处于图3之后的该处理方法的处理阶段的该非易失性存储器结构的俯视图。
[0015]图6是大体沿图5中的线6
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6所作的剖视图。
[0016]图6A是大体沿图5中的线6A
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6A所作的剖视图。
[0017]图7及7A是处于图6及6A之后的该处理方法的处理阶段的该非易失性存储器结构的剖视图。
[0018]图8是依据本专利技术的替代实施例处于处理方法的初始阶段的非易失性存储器结构的俯视图。
[0019]图9是大体沿图8中的线9
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9所作的剖视图。
[0020]图9A是大体沿图8中的线9A
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9A所作的剖视图。
[0021]图10是处于图8之后的该处理方法的处理阶段的该非易失性存储器结构的俯视图。
[0022]图11是大体沿图10中的线11
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11所作的剖视图。
[0023]图12是处于图11之后的该处理方法的处理阶段的该非易失性存储器结构的剖视图。
具体实施方式
[0024]请参照图1、2并依据本专利技术的实施例，非易失性存储器单元阵列的结构10包括主动区12、鳍片14、以及鳍片16。采用深沟槽隔离区18形式的沟槽隔离区形成于衬底20中并围绕主动区12。浅沟槽隔离19形成于鳍片14、16之间的主动区12中。为形成深沟槽隔离区18，可利用光刻及蚀刻制程图案化沟槽，在该沟槽中沉积介电材料(例如二氧化硅)，利用化学机械抛光平坦化该介电材料以移除形貌，以及凹入该介电材料以显露鳍片14、16并在鳍片14、16之间的主动区12中形成浅沟槽隔离19。
[0025]衬底20可含有单晶半导体材料，例如单晶硅，并可为含有单晶半导体材料(例如单晶硅)的块体晶圆。可用掺杂物(例如p型掺杂物)掺杂衬底20的半导体材料。
[0026]鳍片14、16形成于主动区12上方并自衬底20的顶部表面突出。鳍片14、16可含有单晶半导体材料，例如单晶硅。可利用光刻及蚀刻制程自衬底20图案化鳍片14、16或外延生长于衬底20上的层图案化鳍片14、16。鳍片14、16可在形成深沟槽隔离区18的沟槽时被切割至要求长度。鳍片14沿纵向方向的长度比鳍片16长。各鳍片14沿纵轴15轴向延伸，且各鳍片16沿纵轴17轴向延伸。鳍片14的数目及鳍片16的数目可不同于该代表实施例中的数目。
[0027]主动区12包括周边区段22、周边区段24、以及侧向布置于周边区段22与周边区段24之间的中心区段26。主动区12的周边区段22附加至主动区12的中心区段26的侧边25并突出远离主动区12的中心区段26的侧边25。主动区12的周边区段24附加至主动区12的中心区
段26的侧边27并突出远离主动区12的中心区段26的侧边27，侧边27与侧边25相对。主动区12的中心区段26还具有相对侧边23、29，其连接相对侧边25、27并可横向于侧边25，27定向。深沟槽隔离区18定义边界，该边界包括侧边23、25、27、29以及围绕周边区段22、24延伸的边，该边界围绕主动区12的区段22、24、26的外缘延伸。区段22、24、26是一体的且连续的。
[0028]周边区段22具有宽度尺寸W1，以及沿横向于该宽度尺寸并平行于侧边25的方向的长度尺寸L1。周边区段24具有宽度尺寸W2，以及沿横向于该宽度尺寸并平行于侧边27的方向的长度尺寸L2。主动区12的周边区段22、24的长度尺寸可相等或基本上相等。或者，主动区12的周边区段22、24的长度尺寸可不相等。
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种结构，包括：衬底，包括主动区，该主动区包括具有第一侧边的第一区段以及从该第一侧边侧向延伸的第二区段，该第一区段沿平行于该第一侧边的方向具有第一长度尺寸，该第二区段沿平行于该第一侧边的该方向具有第二长度尺寸，且该第二长度尺寸小于该第一长度尺寸；第一鳍片，位于该主动区的该第二区段中的该衬底上；以及第一栅极结构，延伸于该第一鳍片及该主动区的该第二区段上方。2.如权利要求1所述的结构，其中，该主动区的该第一区段包括与该第一侧边相对的第二侧边，且该主动区包括自该第二侧边侧向延伸的第三区段。3.如权利要求2所述的结构，其中，该主动区的该第三区段沿平行于该第二侧边的方向具有第三长度尺寸，且该第三长度尺寸小于该第一长度尺寸。4.如权利要求3所述的结构，其中，该主动区的该第二区段沿该主动区的该第一区段的该第一侧边居中，且该主动区的该第三区段沿该主动区的该第一区段的该第二侧边居中。5.如权利要求2所述的结构，还包括：多个第二鳍片，位于该主动区的该第一区段中的该衬底上；以及第三鳍片，位于该主动区的该第三区段中的该衬底上，其中，该多个第二鳍片侧向布置于该第一鳍片与该第三鳍片之间。6.如权利要求5所述的结构，还包括：半导体层，位于该第一鳍片、该多个第二鳍片、以及该第三鳍片上；以及接触件，与该半导体层耦接，其中，该接触件仅位于该多个第二鳍片上方。7.如权利要求2所述的结构，其中，该第一鳍片位于该主动区的该第一区段、该第二区段、以及该第三区段中的该衬底上。8.如权利要求7所述的结构，其中，该第一栅极结构为第一伪栅极，且还包括：第二伪栅极，延伸贯穿该第一鳍片及该主动区的该第三区段。9.如权利要求1所述的结构，其中，该主动区的该第二区段沿该主动区的该第一区段的该第一侧边居中。10.如权利要求1所述的结构，还包括：多个第二鳍片，位于该主动区的该第一区段中的该衬底上，其中，该第一栅极结构延伸贯穿该第一鳍片及该多个第二鳍片。11.如权利要求10所述的结构，还包括：半导体层，位于该第一鳍片及该多个第二鳍片上；以及接触件，与该半导体层耦接，其中，该接触件仅位于该多个第二鳍片上方。12.如权利要求1所述的结构，还包括：多个第二鳍片，位于该主动区的...

【专利技术属性】
技术研发人员：O，
申请(专利权)人：格芯美国集成电路科技有限公司，
类型：发明
国别省市：