半导体集成电路的制备方法技术

本发明专利技术公开了一种半导体集成电路的制备方法，所述方法包括以下步骤：形成下层布线；在过孔成形掩模上的一系列交叉点中，由下层布线与上层布线相互交叉后形成的第一交叉点处形成第一过孔；在下层布线与上层布线未发生交叉的第二交叉点位置形成第二过孔，此时，与下层布线相对应的一个金属布线掩模，与上层布线相对应的另一个金属布线掩模，以及拥有大量交叉点的过孔成形掩模相互重叠在一起；在第一过孔中形成与下层布线相连接的第一通路，并在第二过孔中形成不与下层布线相连接的第二通路；形成上层布线，此时，上层布线与第一通路相连接，而利用绝缘层将第二通路覆盖起来。

【技术实现步骤摘要】

本专利技术涉及一种。
技术介绍
图4中描述了一种利用常规的半导体集成电路制备方法对后端部分进行半导体加工处理的方法。在本例中，使用了一种独有的布线掩模以及一种独有的过孔成形(viahole-formation)掩模。图4A～4D是用于说明半导体A类产品中开发产品A-a的俯视图；图4E～4H是用于说明与图4A～4D相同的半导体A类产品中另一个开发产品A-b的俯视图。图4A是所述开发产品A-a的第n层上的金属布线掩模Ma1。在该掩模Ma1上有用于进行金属布线的电路图形Pa1。图4B是所述同一开发产品A-a的第n+1层上的金属布线掩模Ma2。在该掩模Ma2上有用于进行金属布线的电路图形(pattern)Pa2。图4C是只用于所述开发产品A-a的过孔成形掩模Ma3。在该掩模Ma3上带有用于形成过孔VHa的图形Pa3。如图4D所示，掩模Ma3上具有过孔图形Pa3，在第n层上的金属布线掩模Ma1与第n+1层上的金属布线掩模Ma2之间形成了交叉点，而且过孔Vha已经制作完成。图4E表示了所述另一个开发产品A-b的第n层上的金属布线掩模Mb1。在该掩模Mb1上有用于进行金属布线Hb1的电路图形Pb1。图4F表示了所述另一个开发产品A-b的第n+1层上的金属布线掩模Mb2。在该掩模Mb2上有用于进行金属布线Hb2的电路图形Pb2。图4G表示了只用在所述开发产品A-b的过孔掩模Mb3。在该掩模Mb3上带有用于形成过孔VHb的图形Pb3。如图4H所示，掩模Mb3上具有过孔图形Pb3，在第n层上的金属布线Hb1与第n+1层上的金属布线Hb2之间形成了交叉点，而且过孔Vhb已经制作完成。换言之，根据常规的技术，对于开发产品A-b以及A-a，虽然同是属于A类产品，但是在制造过程中分别需要不同的过孔掩模Ma3及Mb3。而且，在一种力求减少过孔成形掩模Ma3及Mb3的技术中，还提供了一种结构，预先在扩散层部分(前端部分)形成第二金属布线层与第一保护膜层，然后再覆盖过孔成形掩模，以形成所需要的电路(尚未经过审查的日本专利申请，公开号为11-297698)。在上述常规的技术中，针对每种不同的开发产品，都需要提供不同的过孔掩模，因此，准确掌握过孔成形掩模与开发产品之间的相互对应关系就变得非常重要，由于任何类型产品都有很多开发产品，因而对所述过孔成形掩模的管理变得更加困难。在半导体生产过程中的另一个问题就是，随着芯片中层数的增加，所需过孔成形掩模的数量也急剧增加，这就会产生十分可观的成本。另外，如图5所示，根据过孔图形的不同，一个常规的过孔成形掩模Mc3包括一个独立的图形pc3，密集分布的图形pc4，具有不同图形比的图形pc5、以及以混合形式产生一定图形依存性的过孔等。由于以上问题，从制备过程来看，要以同等完成状态来制备半导体集成电路是相当困难的。
技术实现思路
本专利技术所述的半导体集成电路制备方法是一种制备具有多层结构的半导体集成电路的方法，其中包括在较低的层中进行布线，利用过孔成形掩模形成使上层布线与下层布线相互连接起来的过孔，在过孔中形成通路；并且上层布线连接到该通路上。除上述组成结构之外，还进一步包括一种可以在各种开发产品中使用的过孔成形掩模。利用该通用过孔掩模，可以在下层布线与上层布线的交叉点，以及交叉点外的其他点制备过孔。所述过孔是一个通孔，该过孔中并未嵌入导电体(金属)。而所述过孔中的连接线路包括嵌入导体的部分，并因此可被称为嵌入通路。在形成的通路中，任何在位置上未与下层布线与上层布线的交叉点相匹配的通路，都用一层绝缘层加以覆盖，以便在对不匹配通路进行了隔离的状态下，形成上层布线。以上所述的半导体集成电路制备方法可以通过下述不同的方式进行说明。本专利技术的半导体集成电路制备方法是一种制备具有多层结构的半导体集成电路的方法，其中在制备的过程中，为了在结构上形成包括半导体基片以及在基片上形成的活性组分在内的众多的层，而重复进行下述处理过程进行下层布线；在下层布线上覆盖第一中间绝缘层；利用过孔掩模，相对于该第一中间绝缘层制备过孔；在过孔中制备通路；在第一中间绝缘层以及通路上覆盖第二中间绝缘层；在第二中间绝缘层上制备上层布线；将下层布线与上层布线通过通路进行连接。除上述结构外，利用可以在各种开发产品中通用的过孔成形掩模，在下层布线与上层布线的交叉点处，以及交叉点外的其他点制备过孔。在形成的通路中，任何在位置上未与下层布线和上层布线的交叉点相匹配的通路，都用一层绝缘层加以覆盖，以便在对不匹配通路进行了隔离的状态下，形成上层布线。在该通用过孔成形掩模上制备过孔图形，以便与各种开发产品中的一系列过孔的位置进行匹配。更具体地，位于该通用过孔成形掩模上的一套过孔图形，分别覆盖所有有效开发产品中的相应过孔位置。当该通用过孔成形掩模用于某种开发产品时，可将在掩模上的各种过孔划分成两类，分别是与相应开发产品中有效通路位置相匹配的通路，以及与产品中无效的假通路相对应的通路。而且，当将上述掩模用于其他种类的开发产品时，该掩模上的各种过孔同样被划分成与相应开发产品中有效通路位置相匹配的通路，以及与产品中无效的假通路相对应的通路。有多少过孔图形是有效的，又有多少过孔是无效的，将根据开发产品种类的不同而有所差异。在无效过孔中同样要制备通路，当然，这些通路并不用于连接下层布线和上层布线。更具体地说，在相应开发产品的各种通路中，一些通道并未在位置上与下层布线和上层布线的交叉点相匹配，是无效的通路，也叫假通路。因此，当上层布线完成后，该假通路将被绝缘层覆盖掉，以便在形成上层布线的过程中保持绝缘。按照上述方式，所述过孔成形掩模是多种开发产品通用的。因而，使用这种通用过孔成形掩模将会减少掩模的使用量，并进一步降低成本。在上述结构中，均匀分布有一系列过孔的掩模较适宜用作通用过孔成形掩模。这种均匀分布的过孔图形可以扩展该掩模的使用范围，换句话说，可以扩展其通用性。而且，处理过程也变得更加方便。而且，参照上述结构中用于对通路进行绝缘的绝缘层，该通路的下侧较适宜用中间绝缘层加以覆盖，而上侧则用封帽层(cap layer)覆盖。本专利技术涉及一种制备半导体集成电路的方法，也可以将该专利技术进一步发展成为涉及通用过孔成形掩模的专利技术，因为，由将下层布线和上层布线相互连接起来的过孔图形提供的过孔掩模，可以通用于各种类型的开发产品，其中，所述过孔图形位于下层布线与上层布线的交叉点处，以及交叉点外的其他各处。当按照如上所述方法使用该通用过孔掩模时，在制备所述各种开发产品的过程中所必需的掩模数量就会大为减少，因而，可以降低与掩模相关的成本(掩模总成本)。在上面所述的通用过孔掩模中，各种图形较适合于均匀分布。这种均匀分布的过孔图形可以扩展其在各种开发产品中的应用范围，增强其通用性。而且，也可以简化诸如平版印刷、表面蚀刻、嵌入及化学机械抛光(CMP)等处理过程。现在从半导体集成电路的角度对本专利技术进行说明，本专利技术的半导体集成电路包括以下结构一个半导体基片和一个在该半导体基片上形成的活性组分层。其中，从结构上讲，上层布线以及下层布线通过通路相互连接，并在一系列层中重复上述连接方式；所述通路分布于下层布线与上层布线的交叉点，以及交叉点外的其他位置，在位置上未与下层布线和上层布线的交叉点相匹配的通路，是指与本文档来自技高网...

【技术保护点】
一种半导体集成电路的制备方法，包括：步骤一，形成下层布线；步骤二，在过孔成形掩模上的一系列交叉点中，由下层布线与上层布线相互交叉后形成的第一交叉点处形成第一个过孔；在下层布线与上层布线并未发生交叉的第二交叉点位置形成第二个过孔，此时，与下层布线相对应的一个金属布线掩模，与上层布线相对应的另一个金属布线掩模，以及拥有大量交叉点的过孔掩模相互重叠在一起；步骤三，在第一个过孔中形成与下层布线相连接的第一通路，并在第二个过孔中形成不与下层布线相连接的第二通路；步骤四，形成上层布线，此时，上层布线与第一通路相连接，而利用绝缘层将第二通路覆盖起来。

【技术特征摘要】
JP 2003-12-18 2003-4204781.一种半导体集成电路的制备方法，包括步骤一，形成下层布线；步骤二，在过孔成形掩模上的一系列交叉点中，由下层布线与上层布线相互交叉后形成的第一交叉点处形成第一个过孔；在下层布线与上层布线并未发生交叉的第二交叉点位置形成第二个过孔，此时，与下层布线相对应的一个金属布线掩模，与上层布线相对应的另一个金属布线掩模，以及拥有大量交叉点的过孔掩模相互重叠在一起；步骤三，在第一个过孔中形成与下层布线相连接的第一通路，并在第二个过孔中形成不与下层布线相连接的第二通路；步骤四，形成上层布线，此时，上层布线与第一通路相连接，而利用绝缘层将第二通路覆盖起来。2.根据权利要求1所述的一种半导体集成电路制备方法，其中，在制备的过程中，形成下层布线，该布线包括半导体基片以及在基片上形成的活性组分；制备过程中在所述结构上形成保护层，在该保护层上形成中间绝缘层；在中间绝缘层上涂布光刻胶，然后将光刻胶有选择性地除去，以便形成与交叉点相匹配的过孔图形开孔，然后将该开孔内暴露出来的保护层除去，以形成步骤二中的过孔。3.根据权利要求2所述的一种半导体集成电路制备方法，其中，在过孔的内部形成保护金属层，并在步骤二中的保护金属层上形成金属种子层。4.根据权利要求3所述的一种半导体集成电路制备方法，其中，金属通过所述金属种子层开始生长，并且长成的金属被嵌入到过孔的内部，以形成步骤三中的通路。5.根据权利要求4所述的一种半导体集成电路制备方法，其中，所述金属为金属铜。6.根据权利要求1所述的一种半导体集成电路制备方法，其中，与过孔成形掩模中的交叉点相对应的图形，在横向和纵向均匀地分布。7.一种半导体集成电路的制备方法，其中，包括步骤一，在制备的过程中，在结构内形成下层布线，所述布线包括半导体基片以及在基片上形成的活性组分；步骤二，在步骤一完成之后，在下层布线上形成第一中间绝缘层；步骤三，在步骤二完成之后，在第一中间绝缘层中，利用过孔成形掩模制备过孔；步骤四，在步骤三完成之后，在过孔内制备通路；步骤五，在步骤四完成之后，在第一中间绝缘层以及所述通路上，形成第二中间绝缘层；步骤六，在步骤五完成之后，在第二中间绝缘层中形成上层布线，并如此在各个层中重复上述步骤；利用通用过孔成形掩模在下层布线与上层布线的交叉点，以及交叉点以外的位置形成过孔，其中，所述通用过孔成形掩模可以像步骤三...

【专利技术属性】
技术研发人员：土田真由美，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]