抑制栅极氧化膜劣化的方法技术

本发明专利技术公开一种抑制因高密度等离子体导致晶体管栅极氧化膜劣化的方法。在形成栅电极之后，将杂质注入到间层绝缘膜表面，由此改变该间层绝缘膜的表面特性，以此方式来分散属于该间层绝缘膜劣化因素的紫外线。由此，防止紫外线渗透至栅极绝缘氧化膜中。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术普遍涉及一种抑制由于高密度等离子体(High Density Plasma，下文中称为“HDP”)过程而导致晶体管栅极氧化膜劣化的方法，更具体地，本专利技术涉及一种有效地防止紫外线渗透栅极绝缘氧化膜的方法，该方法为在形成栅电极之后注入杂质至间层绝缘膜表面，由此改变该间层绝缘膜的表面特性；以及分散属于该间层绝缘膜劣化因素的紫外线。
技术介绍
HDP过程具有高功率等离子体，并因此产生紫外线(UV)。紫外线基本上具有预定的波长范围，已知范围为约200到800nm(纳米)。根据有关光波长与保持能量(holding energy)大小的Plank定律，保持能量E与频率成正比(E＝hv；h＝Plank常数，v＝光频率)。此处，频率v与光波长成反比，并且光波长愈短，E愈大。因此，波长范围为200到800nm的紫外线的能量范围为约5eV到1.5eV。如果能量到达硅基板，就会形成电子-空穴对。电子-空穴对的形成是当注入的能量大于硅中的1.1eV频带隙(Band-Gap)能量时产生的常见现象。形成的电子再次俘获到栅极氧化膜中，因此使氧化膜特性劣化。常规的技术不包含用于控制HDP的等离子体诱导损坏(下文中称为“PID”)或等离子体诱导辐射损坏(Plasma Induced Radiation Damage，下文中称为“PIRD”)的特殊方法。结果，已使用了一种抑制HDP的使用或减小等离子体功率来减少PID的方法。然而，该方法降低均匀沉积能力，而均匀沉积能力是在后续过程中使用HDP来导致短电路线的优点。最近，形成晶体管，并且沉积非晶形硅膜。该硅膜被设计成抑制由PID或PIRD导致的栅极氧化膜的劣化。在后续过程中，不会通过蚀刻过程一次形成用于连接布线的触点(contact)。此外，还可能会因非晶形硅膜而造成布线间的短路现象。
技术实现思路
本专利技术的目的是提供一种抑制由HDP导致的晶体管栅极氧化膜劣化的方法。在一个具体实施方案中，制造半导体装置的方法包括下列步骤在半导体基板上形成栅电极；在包含该栅电极的半导体基板上形成间层绝缘膜；以及注入杂质到该间层绝缘膜中。该间层绝缘膜选自高密度等离子体(HDP)氧化膜和氮化物膜。优选该间层隔离膜是HDP氧化膜。该注入步骤包括注入过程；或在该间层绝缘膜上形成其中具有杂质的氧化膜，并且使杂质扩散至该间层绝缘膜中。优选该注入杂质的步骤是通过等离子体源注入来实现的。该杂质选自As、P、B、BF2、BF、Si和Ge。该杂质的浓度范围为1e17/cm3到1e22/cm3。在小于1000埃的深度注入该杂质。在形成该间层绝缘膜之后或在形成后续层之前，立即进行注入杂质的步骤，由此获得本专利技术的效果。根据本专利技术所公开的方法，该氧化膜的表面特性被改变，促使HDP过程必然产生的紫外线不会渗透至沉积在该栅电极上的氧化膜中，由此来控制该HDP氧化膜的劣化。附图说明图1显示根据本专利技术一个具体实施方案的原理的模拟图。图2显示根据常规过程的栅极氧化膜天线测试图形(pattern)的测量结果的图表。图3显示根据本专利技术一个具体实施方案的栅极氧化膜天线测试图形的测量结果的图表。附图符号说明10基板12栅电极14硬掩模(mask)绝缘膜16HDP氧化膜 18氧化膜中的杂质具体实施方式将参考附图来详细说明本专利技术。图1显示根据本专利技术一个具体实施方案的原理的模拟图。在其上形成半导体装置的各种组件的基板10上形成多个栅电极12，该栅电极具有如多晶硅和硅化钨的硅化物的迭层结构。然后，在该基板10和该栅电极12的接触界面上形成栅极氧化膜(未显示)，并且在该栅电极12上形成硬掩模绝缘膜14，由此防止因后续自对准蚀刻方法而导致栅极损坏。之后，在栅电极12的侧壁上形成如氮化物膜的间隔物(未显示)，接着在该产生的结构上沉积作为间层绝缘膜的HDP氧化膜16。接着，将杂质注入HDP氧化膜16中，由此改变该HDP氧化膜16表面的化学状态，以此方式形成注入杂质的氧化膜18。此处，该氧化膜18中的杂质会分散由HDP过程所产生的紫外线，由此来抑制紫外线掺入到该HDP氧化膜16中。为了比较本专利技术的效果与常规方法的效果，图2及图3显示天线测试场型的测量结果的图表。在图2及图3中，天线比例(Antenna Ratio；“A.R”)表示栅极氧化膜的面积与受到PID的栅极的面积的比率，并且图中自13000倍显示无天线栅极的测试场型(Ref)。当施加3V至栅极时，测量流入该硅基板的泄漏电流。栅极氧化膜的厚度为37埃，这是非常易受PID影响的厚度。形成该栅电极之后，通过使用低化学沉积法来沉积该绝缘氧化膜，而不顾及PID效应。在相继沉积该HDP氧化膜之后，进行用于测量测试场型的各种布线过程，测量泄漏电流。测量结果为，流入该氧化膜的泄漏电流的量以与该天线比例成正比的方式增加。在50％累积分布中，在Ref条件及333倍A.R条件下会产生小于1.0pA的泄漏电流。在13000倍A.R条件下会产生10nA的泄漏电流。(见图2)。同时，在本专利技术一个具体实施方案中，图中显示出在所有累积分布中的电流皆小于1.0pA，而不需顾及A.R，这是因为被注入的杂质会形成一层，该层能够抑制紫外线掺入该绝缘氧化膜的表面。如上文所述，在本专利技术一个具体实施方案中，甚至在高天线比例下，仍然不会出现因PID而造成栅极氧化膜劣化的现象。因此，在集成电路的制造过程中可提高产率，并且可防止因栅极氧化膜劣化而造成如HCD(热载流子劣化；Hot Carrier Degradation)的可靠度降低。本文档来自技高网...

【技术保护点】
一种制造半导体装置的方法，所述方法包括下列步骤：在半导体基板上形成栅电极；在包含该栅电极的半导体基板上形成间层绝缘膜；以及注入杂质至该间层绝缘膜中。

【技术特征摘要】
KR 2003-12-23 0095301/031.一种制造半导体装置的方法，所述方法包括下列步骤在半导体基板上形成栅电极；在包含该栅电极的半导体基板上形成间层绝缘膜；以及注入杂质至该间层绝缘膜中。2.根据权利要求1的方法，其中该间层绝缘膜选自高密度等离子体(HDP)氧化膜和氮化物膜。3.根据权利要求1的方法，其中该杂质选自As、P、B、BF2、BF...

【专利技术属性】
技术研发人员：俞景东，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]