一种基于GGNMOS的ESD保护电路及电子芯片制造技术

本发明专利技术公开了一种基于GGNMOS的ESD保护电路及电子芯片，保护电路包含至少一个GGNMOS，各GGNMOS内部形成竖向寄生三极管的Nwell区仅直接电性连接至GNDIO，使该GGNMOS内部的竖向寄生三极管与横向寄生三极管并联连接后共同形成IO至GNDIO的放电路径。通过将GGNMOS内部形成竖向寄生三极管的Nwell区直接电性连接至GNDIO，不再与VDDIO连接，避免了竖向寄生三极管向VDDIO形成放电路径，不会影响横向寄生三极管的放电不均匀性，放电电流都要经过GNDIO路径到VDDIO，降低了横向寄生三极管的开启电压Vt1，即以相对简单的方式，很大程度消除了GGNMOS固有的导通不均匀特征，提升了该ESD保护电路的静电保护效果。护电路的静电保护效果。护电路的静电保护效果。

【技术实现步骤摘要】
一种基于GGNMOS的ESD保护电路及电子芯片


[0001]本专利技术涉及静电释放保护领域，尤其涉及一种基于GGNMOS的ESD保护电路及电子芯片。

技术介绍

[0002]基于GGNMOS(Gate Grounded NMOS)的ESD保护结构通常如图1所示，该结构中IO对GNDIO的正向放电利用GGNMOS M1的横向寄生三极管Q1(参见图2，即lateral NPN Q1)snap
‑
back特性，IO对GNDIO的负向放电则利用GGNMOS M1的Bulk和Drain之间的寄生二极管发生正偏放电。IO对同一芯片其他PIN的放电路径在原理上都要借助IO对GNDIO的放电路径。
[0003]GGNMOS内部放电路径的常规接法如图2所示，GGNMOS置于深N阱(DNWell)中，DNWell区接VDDIO，GGNMOS管的lateral NPN Q1(即横向寄生三极管)期望被用作放电路径，然而当IO对VDDIO放电时(参见图1电路)，在一些工艺条件下，GGNMOS内会存在一条vertical NPN Q2(竖向寄生三极管)的路径通过NW区直接对VDDIO放电，相比Q1路径降低了GNDIO到VDDIO一个正向二极管的偏置电压，又因为NW区掺杂浓度比源漏区注入低，放电速度慢，不能取代Q1成为主要放电路径，但这条路径会降低流入Q1基极电荷的累积速度，提高snap
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back发生的Vt1，如图3所示，通过TLP(Transmission Line Pulse)测试现有的GGNMOS的I
‑
V曲线，从中可以看出发生snap
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back的触发点为(Vt1，It1)。因此，由于常规多指结构GGNMOS因内部Q2路径会恶化Q1导通的不均匀性，使得静电释放不均匀，导致现有基于GGNMOS的ESD保护结构无法承受较高的静电电压，影响静电保护的效果。
[0004]有鉴于此，特提出本专利技术。

技术实现思路

[0005]本专利技术的目的是提供了一种基于GGNMOS的ESD保护电路及电子芯片，能保证GGNMOS内释放静电电流的寄生三极管导通的均匀性，提升ESD保护电路的静电保护效果，进而解决现有技术中存在的上述技术问题。
[0006]本专利技术的目的是通过以下技术方案实现的：
[0007]本专利技术实施方式提供一种基于GGNMOS的ESD保护电路，包含至少一个GGNMOS，各GGNMOS内部形成竖向寄生三极管的Nwell区仅直接电性连接至GNDIO，使该GGNMOS内部的竖向寄生三极管与横向寄生三极管并联连接后共同形成IO至GNDIO的放电路径。
[0008]本专利技术实施方式还提供一种电子芯片，设有ESD保护电路，所述ESD保护电路采用权利要求1或2所述的基于GGNMOS的ESD保护电路。
[0009]与现有技术相比，本专利技术所提供的基于GGNMOS的ESD保护电路，其有益效果包括：
[0010]通过将GGNMOS内部形成竖向寄生三极管的Nwell区仅直接电性连接至GNDIO，不再与VDDIO连接，使得竖向寄生三极管与横向寄生三极管并联连接后共同形成IO至GNDIO的放电路径，放电电流都必须经过GNDIO路径到VDDIO，从而降低横向寄生三极管的开启电压Vt1，避免了竖向寄生三极管向VDDIO形成放电路径，不会影响横向寄生三极管的放电不均
匀性，即以相对简单的方式，很大程度消除了GGNMOS固有的导通不均匀特征，提升了该ESD保护电路的静电保护效果。
附图说明
[0011]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
[0012]图1为现有技术提供的基于GGNMOS的ESD保护结构的电路图；
[0013]图2为现有技术提供的基于GGNMOS的ESD保护结构的GGNMOS常规连接剖面示意图；
[0014]图3为现有技术提供的基于GGNMOS的ESD保护结构的GGNMOS的TLP测试的IV曲线图；
[0015]图4为本专利技术实施例提供的基于GGNMOS的ESD保护电路的GGNMOS连接剖面示意图。
具体实施方式
[0016]下面结合本专利技术的具体内容，对本专利技术实施例中的技术方案进行清楚、完整地描述；显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例，这并不构成对本专利技术的限制。基于本专利技术的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术的保护范围。
[0017]首先对本文中可能使用的术语进行如下说明：
[0018]术语“和/或”是表示两者任一或两者同时均可实现，例如，X和/或Y表示既包括“X”或“Y”的情况也包括“X和Y”的三种情况。
[0019]术语“包括”、“包含”、“含有”、“具有”或其它类似语义的描述，应被解释为非排它性的包括。例如：包括某技术特征要素(如原料、组分、成分、载体、剂型、材料、尺寸、零件、部件、机构、装置、步骤、工序、方法、反应条件、加工条件、参数、算法、信号、数据、产品或制品等)，应被解释为不仅包括明确列出的某技术特征要素，还可以包括未明确列出的本领域公知的其它技术特征要素。
[0020]术语“由
……
组成”表示排除任何未明确列出的技术特征要素。若将该术语用于权利要求中，则该术语将使权利要求成为封闭式，使其不包含除明确列出的技术特征要素以外的技术特征要素，但与其相关的常规杂质除外。如果该术语只是出现在权利要求的某子句中，那么其仅限定在该子句中明确列出的要素，其他子句中所记载的要素并不被排除在整体权利要求之外。
[0021]除另有明确的规定或限定外，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如：可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本文中的具体含义。
[0022]术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位
置关系为基于附图所示的方位或位置关系，仅是为了便于描述和简化描述，而不是明示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本文的限制。
[0023]下面对本专利技术所提供的基于GGNMOS的ESD保护电路及电子芯片进行详细描述。本专利技术实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。本专利技术实施例中未注明具体条件者，按照本领域常规条件或制造商建议的条件进行。本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于GGNMOS的ESD保护电路，包含至少一个GGNMOS，其特征在于，各GGNMOS内部形成竖向寄生三极管的Nwell区仅直接电性连接至GNDIO，使该GGNMOS内部的竖向寄生三极管与横向寄生三极管并联连接后共同形成IO至GNDIO的放电路径。2.根据权利...

【专利技术属性】
技术研发人员：李小亮，李文杰，旷章曲，
申请(专利权)人：豪威科技北京股份有限公司，
类型：发明
国别省市：