三维半导体封装,以及用于其中的间隔芯片制造技术

在三维半导体封装中，逻辑电路芯片（３６；６０；９０；１１８；１４４；１７２；１７８Ｂ）具有在其上表面上形成的多个上电极引脚，并且间隔芯片（４４；７０；９８；１２６；１５２；１８０Ａ；１８０Ｂ）贴装逻辑电路芯片上。间隔芯片具有形成在其下表面上的多个下电极引脚，和形成在其上表面上并且电气连接到其各下电极引脚的多个上电极引脚。进行在逻辑电路芯片上贴装间隔芯片，从而使间隔芯片的下电极引脚结合到逻辑电路芯片的上电极引脚，以由此在其间建立电气连接。存储芯片（４２；６８；９６；１２４；１５０Ａ；１７８Ａ；１７８Ｃ）贴装在间隔芯片上，并且具有形成在其表面上的多个电极引脚。进行在间隔芯片上贴装存储芯片，从而使存储芯片的电极引脚结合到间隔芯片的上电极引脚，以由此在其间建立电气连接。

【技术实现步骤摘要】

本专利技术涉及一种三维半导体封装，称为片上芯片(COC)型半导体封装，其包含封装板和在封装板上一个层叠在另一个的顶部的至少两个大规模集成(LSI)芯片。具体地，本专利技术可以有利地并顺利地应用于包含大容量存储芯片的专用的或定做的三维半导体封装。
技术介绍
常规地，诸如微处理单元芯片等的大规模集成(LSI)逻辑电路芯片，以及诸如动态随机存取存储器(DRAM)芯片等的大规模集成(LSI)存储芯片已经通过单独的生产工艺被制造，并且逻辑电路芯片和存储芯片布置在布线板上从而在逻辑电路芯片和存储芯片之间建立电气连接。但是，逻辑电路芯片和存储芯片应该用单独的生产工艺制造没有技术原因。因此，最近，片上系统(SOC)型半导体封装已经被开发出来以满足对诸如移动电话、数码照相机(DSC)、数码摄像机(DVC)、数字视频光盘(DVD)、桌面视频系统(DTV)、多点控制单元(MCU)等等的各种电子工具的更高性能、更小和更轻尺寸、更高速度的需求。也就是说，在SOC型半导体封装中，LSI逻辑电路芯片和LSI存储芯片二者作为一个芯片制作，从而实现更高性能、更小和更轻尺寸、以及更高的速度的需求。另一方面，由于LSI工艺技术的进展和前进，能够制造具有128或256M位的大容量和几百量级的多个引脚的存储芯片。然而，由于当具有大容量(128或256M位)的存储器被包含在每个SOC型半导体封装的芯片中时，SOC型半导体封装的成品率相当差，所以在SOC型半导体封装的芯片中非常困难或不可能将要制作的存储器的容量增加到128或256M位。注意，通常来说，包含在SOC型半导体封装的芯片中的存储器的容量不会超过128M位。在这些情况下，开发了系统封装(SIP)型半导体封装。在此SIP型半导体封装中，由单独的生产工艺制造的LSI逻辑电路芯片和LSI存储芯片两维或三维地提供在具有在其上形成的布线布局图形的封装板上，并且逻辑电路芯片和存储芯片的每个都用多个结合线电气地连接到封装板的布线布局图形上，以由此在逻辑电路芯片和存储芯片之间建立电气连接。此后，逻辑电路芯片和存储芯片用合适的树脂材料浇铸并密封。但是，在SIP型半导体封装中，由于包括在布线布局图形和结合线中的电容和电阻的增加，所以不能获得如SOC型半导体封装那样的相同程度的性能。注意，在SIP型半导体封装中，电容可以落在20pF到50pF的范围内。因此，开发了片上芯片(COC)型三维半导体封装，例如，如JP-A-H10-107202、JP-A-2000-260934和JP-A-2002-334967。COC三维型半导体封装包含一个层叠在另一个上的至少两个芯片。例如，在JP-A-H10-107202中，两个芯片之一被制作为具有形成在其上表面的多个电极焊盘以及结合在电极焊盘上的多个金属凸点的倒置型LSI芯片。另一个LSI芯片的特征是比倒置型LSI芯片更大的尺寸，并且具有沿其上表面周边形成的多个结合焊盘，和被周围的结合焊盘包围的上表面的中央区域上形成的多个电极焊盘。倒置型LSI芯片被倒置并贴装在较大的LSI芯片上，从而倒置型LSI芯片的金属凸点被结合到较大的LSI芯片的电极焊盘上，从而制得包括一个层叠在另一个上的LSI芯片的半导体模块。在制得半导体模块之后，其与引线框结合，并且较大的LSI芯片的周围的结合焊盘的每一个都通过诸如金线等结合线电气地连接到引线框的相应的引脚上。此后，与引线框结合的半导体模块被用合适的树脂材料密封和浇铸，从而完成了COC型半导体封装的制作。在该常规COC型半导体封装中，由于两个LSI芯片通过小金属凸点的中介物电气地和直接地彼此连接，包括在金属凸点中的电容与上述SIP型半导体封装相比变得相当小。注意，通常，在COC型半导体封装中，包括在金属凸点中的电容在1pF量级。这样，COC型半导体封装可以有如上述SOC型半导体封装那样的高工作速度的特征。但是，前述COC型半导体封装受到限制，即倒置型LSI芯片必须比贴装倒置LSI芯片的另一个LSI芯片小，因为结合线的结合焊盘必需不被倒置型LSI芯片覆盖。
技术实现思路
因此，本专利技术的一个主要目标是提供一种片上芯片型三维半导体封装，其能够构造为基本上不受在其中使用的倒置型大规模集成芯片的尺寸的限制。本专利技术的另一个目标是提供一种包括在这样的片上芯片型三维半导体封装中的间隔芯片。根据本专利技术的第一方面，提供一种三维半导体封装，其包含第一半导体芯片，其具有在其上表面上形成的多个上电极引脚；间隔芯片，其贴装在第一半导体芯片上并且具有形成在其下表面上的多个下电极引脚和形成在其上表面上并与其各下电极引脚电气连接的多个上电极引脚，进行在第一半导体芯片上贴装间隔芯片从而使间隔芯片的下电极引脚结合到第一半导体芯片的上电极引脚，以由此在其间建立电气连接；以及第二半导体芯片，其贴装在间隔芯片上并且具有形成在其表面上的多个电极引脚，进行在间隔芯片上贴装第二半导体芯片从而使第二半导体芯片的电极引脚结合到间隔芯片的上电极引脚，以由此在其间建立电气连接。三维半导体封装还包含在其上贴装第一半导体芯片的布线板。在这种情况下，第一半导体芯片可以具有沿着其表面的周边形成的多个周围电极引脚，并且可以进行在布线板上贴装第一半导体芯片从而第一半导体芯片的周围电极引脚通过电线被电气连接到布线板的电极引脚。在三维半导体封装中，第二半导体芯片的尺寸可以大于间隔芯片的尺寸，并且由于在第一半导体芯片和第二半导体芯片之间插入间隔芯片，所以确保了在间隔芯片上贴装第二半导体芯片而不会干扰电线。三维半导体封装可以还包含模制树脂封，其包围着第一半导体芯片、间隔芯片、第二半导体芯片以及第一和第二半导体芯片和间隔芯片的电极引脚。间隔芯片可以具有形成在其中的多个通路栓(via plug)从而在间隔芯片的下和上表面上形成的下电极和上电极引脚之间建立各电气连接。间隔芯片的各下电极引脚可以被限定为结合在通路栓的下端面的下金属凸点。而且，间隔芯片的各上电极引脚可以被限定为结合在通路栓的上端面的上金属凸点。间隔芯片的各下电极引脚可以被限定为通路栓的下端面。而且，间隔芯片的各上电极引脚可以被限定为通路栓的上端面。通路栓可以布置为通路栓的下端面与第一半导体芯片的上电极引脚的排列具有镜像关系，并且通路栓的上端面与第二半导体芯片的电极引脚的排列具有镜像关系。间隔芯片可以具有形成在其下表面上并且电气连接到通路栓的下布线布局图形。在这种情况下，间隔芯片的下电极引脚可以限定在下布线布局图形上，从而间隔芯片的下电极引脚的排列和第一半导体芯片的电极引脚的排列之间具有镜像关系。可选的，间隔芯片的一部分下电极引脚可以限定在下布线布局图形上，从而在间隔芯片的下电极引脚的排列和第一半导体芯片的电极引脚的排列之间具有镜像关系。间隔芯片可以具有形成在其上表面上并且电气连接到通路栓的上布线布局图形。在这种情况下，间隔芯片的上电极引脚可以限定在上布线布局图形上，从而间隔芯片的上电极引脚的排列和第二半导体芯片的电极引脚的排列之间具有镜像关系。可选的，间隔芯片的一部分上电极引脚可以限定在上布线布局图形上，从而在间隔芯片的上电极引脚的排列和第二半导体芯片的电极引脚的排列之间具有镜像关系。三维半导体封装还可以包含贴装第一半导体芯片的另一个半导体芯片。在这种情况下，第一本文档来自技高网...

【技术保护点】
一种三维半导体封装，其包含：第一半导体芯片（３６；６０；９０；１１８；１４４；１７２；１７８Ｂ），其具有在其上表面上形成的多个上电极引脚；间隔芯片（４４；７０；９８；１２６；１５２；１８０Ａ，１８０Ｂ），其贴装在所述第一半导 体芯片上并且具有形成在其下表面上的多个下电极引脚和形成在其上表面上并与其各下电极引脚电气连接的多个上电极引脚，进行在所述第一半导体芯片上贴装所述间隔芯片从而使所述间隔芯片的下电极引脚结合到所述第一半导体芯片的上电极引脚，以由此在其间建立电气连接；以及第二半导体芯片（４２；６８；９６；１２４；１５０Ａ；１７８Ａ；１７８Ｃ），其贴装在所述间隔芯片上并且具有形成在其表面上的多个电极引脚，进行在所述间隔芯片上贴装所述第二半导体芯片从而使所述第二半导体芯片的电极引脚结合到所述间 隔芯片的上电极引脚，以由此在其间建立电气连接。

【技术特征摘要】
JP 2004-1-29 2004-0223101.一种三维半导体封装，其包含第一半导体芯片(36；60；90；118；144；172；178B)，其具有在其上表面上形成的多个上电极引脚；间隔芯片(44；70；98；126；152；180A，180B)，其贴装在所述第一半导体芯片上并且具有形成在其下表面上的多个下电极引脚和形成在其上表面上并与其各下电极引脚电气连接的多个上电极引脚，进行在所述第一半导体芯片上贴装所述间隔芯片从而使所述间隔芯片的下电极引脚结合到所述第一半导体芯片的上电极引脚，以由此在其间建立电气连接；以及第二半导体芯片(42；68；96；124；150A；178A；178C)，其贴装在所述间隔芯片上并且具有形成在其表面上的多个电极引脚，进行在所述间隔芯片上贴装所述第二半导体芯片从而使所述第二半导体芯片的电极引脚结合到所述间隔芯片的上电极引脚，以由此在其间建立电气连接。2.根据权利要求1所述的三维半导体封装，还包含在其上贴装所述第一半导体芯片(36；60；90；118；144；172)的布线板(26；58；88；116；142；170)，所述第一半导体芯片具有沿着其表面的周边形成的多个周围电极引脚，进行在所述布线板上贴装所述第一半导体芯片从而所述第一半导体芯片的周围电极引脚通过电线(40；66；92；120；146；174)被电气连接到所述布线板的电极引脚。3.根据权利要求2所述的三维半导体封装，其中所述第二半导体芯片(42；68；96；124；150A；178A；178B)的尺寸大于所述间隔芯片(44；70；98；126；152；180A)的尺寸，并且由于在所述第一半导体芯片(36；60；90；118；144；172)和所述第二半导体芯片之间插入间隔芯片，所以确保了在所述间隔芯片上贴装所述第二半导体芯片而不会干扰所述电线(40；66；92；120；146；174)。4.根据权利要求1所述的三维半导体封装，还包含模制树脂封(56；86；114；140；168；206)，其包围着所述第一半导体芯片(36；60；90；118；144；172；178B)、所述间隔芯片(44；70；98；126；152；180A，180B)、所述第二半导体芯片(42；68；96；124；150A；178A；178C)以及所述第一和第二半导体芯片以及所述间隔芯片的电极引脚。5.根据权利要求1所述的三维半导体封装，其中所述间隔芯片(44；70；98；126；152；180A；180B)具有形成在其中的多个通路栓(50；78；104；132A，132B；160A，160B；188A，188B；198A，198B)从而在所述间隔芯片的下和上表面上形成的下电极引脚和上电极引脚之间建立各电气连接。6.根据权利要求5所述的三维半导体封装，其中所述间隔芯片(44；70；98；126；152；180A；180B)的各下电极引脚被限定为结合在通路栓(50；78；104；132A，132B；160A，160B；188A，188B；198A，198B)的下端面的下金属凸点(52；84；110；136A，136B；164A，164B；192A，192B；202A，202B)。7.根据权利要求5所述的三维半导体封装，其中所述间隔芯片(44；70；98；126；152；180A；180B)的各上电极引脚被限定为结合在通路栓(50；78；104；132A，132B；160A，160B；188A，188B；198A，198B)的上端面的上金属凸点(54；82；112；138A，138B；166A，166B；194A，194B；204A，204B)。8.根据权利要求5所述的三维半导体封装，其中所述间隔芯片(44；70；98；126；152；180A；180B)的各下电极引脚被限定为通路栓(50；78；104；132A，132B；160A，160B；188A，188B；198A，198B)的下端面。9.根据权利要求5所述的三维半导体封装，其中所述间隔芯片(44；70；98；126；152；180A；180B)的各上电极引脚被限定为通路栓(50；78；104；132A，132B；160A，160B；188A，188B；198A，198B)的上端面。10.根据权利要求5所述的三维半导体封装，其中所述通路栓(50)布置为所述通路栓的下端面与所述第一半导体芯片(36)的上电极引脚的排列具有镜像关系，并且所述通路栓的上端面与所述第二半导体芯片(42)的电极引脚的排列具有镜像关系。11.根据权利要求5所述的三维半导体封装，其中所述间隔芯片(70；98)具有形成在其下表面上并且电气连接到所述通路栓(78；104)的下布线布局图形(80；106)，并且所述间隔芯片的所述下电极引脚限定在所述下布线布局图形上，从而所述间隔芯片的下电极引脚的排列和所述第一半导体芯片(60；90)的电极引脚的排列之间具有镜像关系。12.根据权利要求5所述的三维半导体封装，其中所述间隔芯片(98)具有形成在其上表面上并且电气连接到所述通路栓(104)的上布线布局图形(108)，并且所述间隔芯片的所述上电极引脚限定在所述上布线布局图形上，从而所述间隔芯片的上电极引脚的排列和所述第二半导体芯片(96)的电极引脚的排列之间具有镜像关系。13.根据权利要求5所述的三维半导体封装，其中所述间隔芯片(126；152；180A)具有形成在其下表面上并且电气连接到所述通路栓(132A；132B；160A，160B；188A，188B)的一部分(132A；160...

【专利技术属性】
技术研发人员：福造幸雄，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]