可避免闩锁效应的集成电路制造技术

一种可避免栓锁效应的集成电路，包括内部电路，设置于基板上，含有至少一寄生ＳＣＲ结构；至少一ＥＳＤ保护组件及至少一主动区，设置于基板上，耦接一接合垫；至少一第一分流二极管，具有一阳极耦接该接合垫，以及一阴极耦接一第一电压源；至少一第二分流二极管，具有一阴极耦接该接合垫，以及一阳极耦接一第二电压源，其中第一、第二分流二极管与内部电路及连接到接合垫的ＥＳＤ保护组件和主动区之间的距离不小于１５０微米；以及一防护环，用以环绕第一、第二分流二极管。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种集成电路，特别是一种可避免栓锁效应的集成电路。
技术介绍
栓锁效应(latchup)是CMOS IC中很重要的可靠度问题，是一种由寄生PNPN(硅控整流器，SCR)结构导通所形成的一低阻抗状态。由于电源线与地之间在栓锁效应发生时，具有一个低的并联阻抗，因此，大量的电源线电流就会存在于电源线之间。如果此电流没有被限制的话，这将导致逻辑错误，电路误动作，或是对IC产生不可回复的伤害。很不幸地，因为PMOS的P+，NMOS的NWELL，P基板、N+将形成PNPN SCR的结构，并且CMOS制程中将会生成此寄生SCR结构。有许多因素将会引发CMOS的栓锁效应，然而，最明显的就是IC操作时，由热载子(hot-carrier)效应产生的基板电流，及/或由出现于接合垫(pad)上的干扰(noise)所导致的寄生二极管的顺向电流。大部分栓锁效应所产生的基板电流是经由芯片上静电放电(ESD)保护电路14所形成的寄生二极管Dp所注入，如图1中所示。寄生SCR结构12是由于寄生的p+/nwell/p-sub及nwell/psub/n+晶体管的导通而导通。且如果跨于基-射极接面的电压vbe大于0.7v，这两个晶体管会导通，而此电压是取决于well/sub电阻上的电压降(IR drop)。因此，为了防止栓锁效应的发生，必须减少井区/基板的寄生电阻或寄生pnp/npn晶体管的增益。栓锁效应的传统解决方法及其缺点1、由制程技术防止栓锁效应，外延(epitaxial)型CMOS可以提供一较小的井区/基板的寄生电阻，且沟槽隔离及SOI可以缩小寄生NPN/PNP晶体管的耦合效应，因此它可以用来作防止栓锁效应。然而，此制程会增加制程复杂度及制造成本。2、由布局技术防止栓锁效应，防护环(guard ring)是一种最常用的方法，来增加栓锁效应阻值，也可以对寄生双载子晶体管之间作去耦合，且可以于CMOS内部电路中产生栓锁效应之前，聚集被注入的载子。或者是说，增加井区/基板的电位接触(well/sub pickup contact)及减少组件掺杂区与电位接触(pickup contact)之间的距离，也可以减少会增加栓锁效应能力的井区/基板的寄生阻值。然而，它们会占晶圆布局面积，且增加芯片的尺寸，且在特定布局限制下，加入防护环或增加电位接触(pickup contacts)会有困难。另外，另一种方法是增加输出/入注入器(i/o injector)与内部电路间的距离，然而这将会大大地增加整个芯片的尺寸，以及在使用上时常会受限。3、由电路技术防止栓锁效应，shen所提出美国专利5942932号是提出一栓锁效应侦测电路，用以测得井区/基板(well/sub)的电压准位的变化，且于发生栓锁效应时，激活用以将井区/基板的电压准位拉回其原来的准位。此方法仍然会增加电路复杂度及布局空间。因此，需要一个实际且易于实现的防护方法，在内部电路附近，无法加入防护环或增加电位接触的特殊情况下，降低栓锁效应的发生。
技术实现思路
有鉴于此，本专利技术的首要目的，是在于藉由缩小栓锁效应触发源的影响力，而降低栓锁效应的发生。为达成上述目的，本专利技术提供一种可避免栓锁效应的集成电路。于此电路中，一内部电路，设置于一基板上，含有至少一寄生SCR结构。至少一ESD保护组件及主动区，设置于该基板上耦接于该接合垫；至少一第一分流二极管，具有一阳极耦接该接合垫，以及一阴极耦接一第一电压源。至少一第二分流二基板上耦接于该接合垫；至少一第一分流二极管，具有一阳极耦接该接合垫，以及一阴极耦接一第一电压源。至少一第二分流二极管，具有一阴极耦接该接合垫，以及一阳极耦接一第二电压源，并且第一、第二分流二极管与内部电路，及连接到接合垫的ESD保护组件和主动区之间的距离不小于150微米。一防护环，用以环绕第一、第二分流二极管。本专利技术的优点在于提高了引发栓锁效应的触发准位，因此降低了栓锁效应发生的机会。为了让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。附图说明图1为习知集成电路的示意图。图2为本专利技术的可避免栓锁效应的集成电路的示意图。具体实施例方式有许多因素会引发CMOS的栓锁效应，然而，最明显的就是IC操作时，由热载子效应产生的基板电流，及/或由出现于接合垫(pad)上的干扰(noise)所导致的寄生二极管的顺向电流。并且大部分栓锁效应所产生的基板电流是经由芯片上静电放电(ESD)保护电路所形成的寄生二极管所注入。本专利技术不像习知技术，使用禁止寄生SCR导通的被动方法，来防止栓锁效应的发生。本专利技术的精神是在于不改变原有内部电路与ESD保护组件的布局下，藉由增加分流二极管作为基板电流的分流路径，以缩小栓锁效应触发源的影响力，进而降低栓锁效应发生的机会。图2中是用以说明本专利技术的避免内部电路产生栓锁效应的方法。本专利技术是于具有一内部电路20、主动区18、第一外部电路24及ESD保护组件14的一基板26上，设置分流二极管(D1、D2)；其中分流二极管(D1、D2)与内部电路20及连接到接合垫16的主动区18与ESD保护组件14之间的距离(例如X1、X2)不小于150微米。当一过电流出现于接合垫16时，分流二极管(D1、D2)作为一额外的电流路径，藉以有效地减少由ESD保护组件14所注入的基板电流，因此避免引发内部电路中寄生SCR结构12的栓锁效应。于本专利技术中，定义“触发位准”为于栓锁效应发生前，由接合垫16注入到内部电路20的最大电流准位。再者，根据克希荷夫定律，当有分流二极管存在(D1、D2)时，在接合垫16上被注入的电流，会由ESD保护组件14与分流二极管(D1、D2)一起分担。故由ESD保护组件14注入到内部电路20的基板电流将有效地减少，即引发栓锁效应的触发位准是随着分流二极管的数目增加而提高。换句话说，本专利技术提高了引发栓锁效应的触发准位，因此降低了栓锁效应发生的机会。并且于本专利技术中，分流二极管(D1、D2)可以设置于接合垫16远处的自由空间上，即使在接合垫16附近的布局空间不足够，而无法增加防护环的特殊情形下，仍可以降低了栓锁效应发生的机会。此外，分流二极管(D1、D2)于正常电路操作时间不导通，而于noise或overshoot/undershoot电压出现于接合垫16时导通。于本专利技术中，分流二极管(D1、D2)是一具有双重扩散漏极(double-diffused-drain)结构以增加崩溃电压的低电压二极管(diode)或高电压二极管(diode)。或者是说，分流二极管(D1、D2)可为一外加ESD保护组件14所形成的寄生二极管，例如具有栅极接地、浮接或连接一RC电路的NMOS、PMOS晶体管。为了避免引发邻近于分流二极管(D1、D2)的第一外部电路24中寄生SCR的栓锁效应，分流二极管(D1、D2)与基板上的未连接至接合垫16的第一外部电路24间的距离X3要超过80微米(μm)。此外，本专利技术中是使用一适当的防护环22环绕分流二极管(D1、D2)。由于防护环22的存在，由分流二极管(D1、D2)注入的载子，在它们可能引发附近另一寄生SCR的栓锁效应之前，就会被聚集且移除。在有环绕防护环22的情况下，为了避免引发邻近于分流二本文档来自技高网...

【技术保护点】
一种可避免栓锁效应的集成电路，其特征是包括：一内部电路，设置于一基板上，含有至少一寄生ＳＣＲ结构；至少一主动区，设置于该基板上，耦接至一接合垫；以及至少一分流二极管，耦接该接合垫，并且该分流二极管与该内部电路及连接到 该接合垫的主动区间的距离不小于１５０微米；其中该分流二极管于一大电流出现于该接合垫时，作为一分流路径，藉以避免该寄生ＳＣＲ结构产生栓锁效应。

【技术特征摘要】
1.一种可避免栓锁效应的集成电路，其特征是包括一内部电路，设置于一基板上，含有至少一寄生SCR结构；至少一主动区，设置于该基板上，耦接至一接合垫；以及至少一分流二极管，耦接该接合垫，并且该分流二极管与该内部电路及连接到该接合垫的主动区间的距离不小于150微米；其中该分流二极管于一大电流出现于该接合垫时，作为一分流路径，藉以避免该寄生SCR结构产生栓锁效应。2.根据权利要求1所述的可避免栓锁效应的集成电路，其特征是更包括一第一外部电路设置于该基板上，并不与该接合垫连接，并且该分流二极管与该第一外部电路间的距离不小于80微米。3.根据权利要求1所述的可避免栓锁效应的集成电路，其特征是更包括一防护环，环绕该分流二极管。4.根据权利要求3所述的可避免栓锁效应的集成电路，其特征是更包括一第一外部电路设置于该基板上，并不与该接合垫连接，并且该分流二极管与该第二外部电路间的距离不小于40微米。5.根据权利要求1所述的可避免栓锁效应的集成电路，其特征是其中该分流二极管为一具有双重扩散漏极结构的二...

【专利技术属性】
技术研发人员：林奕成，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]