制作阻挡层的方法技术

本发明专利技术涉及一种形成钛／氮化钛（Ｔｉ／ＴｉＮ）阻挡层的方法，首先提供一半导体衬底，且半导体衬底上包括至少一导电层，接着进行一化学汽相沉积（ＣＶＤ）工艺，于导电层上形成一Ｔｉ／ＴｉＮ阻挡层，随后进行一检测程序。若检测出Ｔｉ／ＴｉＮ阻挡层中包括微粒，则进行一重作工艺。

【技术实现步骤摘要】

本专利技术提供一种，特别是一种利用检测程序及重作(rework)工艺来制作一高成品率的阻挡层的方法。
技术介绍
在半导体工艺中，常会因为诸多无法避免的因素而产生许多微粒(particles)，而这些微粒的存在，轻则影响部份管芯(die)的半导体元件的电性表现，严重时则必需报废整批芯片。一般半导体工艺上多采用湿式蚀刻或液态刷洗(1iquid type scrubber)方法来去除微粒，然而这种方式仅能够去除半导体芯片表面薄膜上附着的微粒，一旦微粒是在薄膜沉积过程中同时形成的，或存在于前次薄膜表面上，亦即微粒会被当层薄膜所包覆，则液态刷洗方式亦无法有效去除微粒，从而严重影响半导体工艺成品率。此外，随着半导体工艺线宽日益下降且元件集成度不断提高的情形下，物理汽相沉积(physical vapor deposition，PVD)技术，如蒸镀(evaporation)或溅镀(sputtering)，已无法解决半导体工艺所遭遇的困难，特别是在进行沉积时易于线宽较小或高宽比(aspect ratio)过大处形成孔洞(voids)的问题。因此为了提高阶梯覆盖(step coverage)良好的薄膜，一般均采用化学汽相沉积(chemical vapor deposition，CVD)方法来制作薄膜，以确保形成薄膜的形状良好。这种利用化学汽相沉积形成薄膜虽然可以得到阶梯覆盖优选的薄膜，然而CVD工艺中却容易因为汽相形核(gas phase nucleation)现象，或是因反应器内壁残留薄膜剥离(peeling)，或者反应不完全粒子掉落而导致微粒产生，进而影响沉积工艺的成品率。以下举半导体工艺中常见的阻挡层沉积工艺为例，来说明微粒形成的原因及其对阻挡层电性的影响。请参考图1及图2，图1及图2为公知形成阻挡层的方法的示意图。如图1所示，首先提供一半导体衬底10，其上包括至少一栅极结构12，栅极结构12的周围侧壁包括一侧壁子14，且栅极结构12侧边的半导体衬底10中还包括一漏极掺杂区16与一源极掺杂区18。接着于半导体衬底10上形成一介电层20，并利用一光致抗蚀剂图案(未示出)去除部分漏极掺杂区16上方的介电层20，以形成一插孔22。随后如图2所示，进行一CVD工艺，以于插孔22内壁形成一阻挡层24。其中，阻挡层24一般由钛/氮化钛所组成，用来提高后续形成的金属位线插塞(未示出)对半导体衬底10的欧姆接触(ohmic contact)能力并抑制金属原子扩散的情形。如前所述，在CVD工艺中一旦因为反应器内的微粒掉落，或是因为汽相形核现象而造成欲沉积的阻挡层产生大小不一的管芯，都会造成如图2中所示的微粒26。目前大多是在完成金属连线工艺后才会进行电性检测，而未达预期电性标准的半导体元件，在利用电子显微镜观察后会发现往往是因为微粒所造成的，而这些未达电性标准的管芯因无法使用也只能以报废方式处理，严重影响成品率。因此，如何解决微粒对半导体成品率的影响实为目前半导体工艺中的一重要课题。
技术实现思路
因此，本专利技术的主要目的在于提供一种包括检测程序及重作工艺的阻挡层的形成方法，以解决公知技术无法克服的微粒问题，进而提高工艺成品率。根据本专利技术的方法，首先提供一半导体衬底，且半导体衬底上包括至少一导电层，接着进行一CVD工艺，以于导电层上形成一阻挡层，随后再进行一检测程序。若检测出阻挡层中包括微粒，则进行一重作工艺。此重作工艺是先进行一蚀刻工艺，以去除先前所形成的阻挡层，接着利用一刷洗机(scrubber)刷洗半导体衬底，然后以清洗溶液清洗半导体衬底表面，最后再进行另一CVD工艺，以于导电层上形成另一阻挡层。而若未检测出阻挡层中包括微粒，则省略上述重作工艺。由于本专利技术于形成阻挡层后便进行一检测程序，并在发现过大的微粒时，随即进行一重作工艺以重新形成阻挡层，有别于公知技术于发现电性不佳而采取报废的作法，故而可以大幅提高成品率。附图说明图1及图2为公知形成阻挡层的方法的示意图；图3至图6为本专利技术优选实施例的示意图；图7为本专利技术制作阻挡层方法的流程图。附图标记说明10 半导体衬底 12 栅极结构14 侧壁子 16 漏极掺杂区18 源极掺杂区 20 介电层22 插孔24 阻挡层26 微粒50 半导体衬底52 栅极结构54 漏极掺杂区56 源极掺杂区 58 覆盖层60 侧壁子 62 介电层64 多晶硅层66 金属硅化物68 介电层 69 插孔70 钛/氮化钛薄膜 72 微粒74 钛/氮化钛薄膜 76 位线插塞78 位线100 形成一阻挡层110进行一检测程序 120 进行一重作工艺130进行后续工艺具体实施方式为进一步说明本专利技术方法，以下举半导体工艺中金属位线插塞的阻挡层工艺来说明本专利技术。请参考图3至图6，图3至图6为本专利技术优选实施例的示意图。如图3所示，首先提供一半导体衬底50，其上包括至少一栅极结构52，且每一栅极结构52侧边的半导体衬底50中包括一漏极掺杂区54与一源极掺杂区56。此外，每一栅极结构52均包括一覆盖层58位于栅极结构52上方，以及一侧壁子60环绕于栅极结构52的侧壁。其中，覆盖层58与侧壁子60通常由氮化硅所组成，用来避免后续工艺可能发生的短路问题。接着于半导体衬底50上形成一介电层62，并利用一光致抗蚀剂图案(未示出)进行一蚀刻工艺，去除部分介电层62以形成一接触孔(未示出)，随后再去除光致抗蚀剂图案(未示出)。然后于接触孔(未示出)内沉积一多晶硅层64，并于多晶硅层64表面形成一金属硅化物(silicide)66。其中，多晶硅层64作为一转接垫(landing pad)之用，而金属硅化物66则为了增加与后续欲形成的阻挡层的导电性，在本实施例中，利用钴或钴化合物与多晶硅64层自对准金属硅化(salicide)反应，以于多晶硅层64表面形成一硅化钴(CoSi)层，作为金属硅化物66。如图4所示，接着于介电层62与金属硅化物66上沉积另一介电层68，并利用一光致抗蚀剂图案(未示出)来蚀刻部分介电层68，以于金属硅化物66上方形成一插孔69，然后去除光致抗蚀剂图案(未示出)。接着进行一化学汽相沉积工艺，于金属硅化物66表面与介电层68表面形成一钛/氮化钛薄膜70，作为阻挡层之用。其中形成钛/氮化钛薄膜70的方法包括先利用四氯化钛(TiCl4)与氢气(H2)于高温下反应，以于金属硅化物66表面与介电层68表面形成一钛薄膜(未示出)，接着再于高温下通入氨气(NH3)以于钛薄膜(未示出)表面形成氮化钛薄膜(未示出)，以形成钛/氮化钛薄膜70，作为阻挡层之用。如前所述，一旦阻挡层中有过大的微粒出现，会严重影响半导体元件的电性表现。因此本专利技术于形成钛/氮化钛薄膜70之后，随即利用电子显微镜进行一检测程序，以检测钛/氮化钛薄膜70中是否包括过大及过量的微粒72，然后再通过比对信息库的方式来判断这些微粒72是否会影响导电性。若经判断微粒72不致影响导电性则进行后续形成位线的工艺，若经判断微粒72过大可能影响电性表现，随即进行一重作工艺以去除微粒72及钛/氮化钛薄膜70，并重新形成另一钛/氮化钛薄膜。如图5所示，本专利技术的重作工艺先进行一湿式蚀刻工艺去除微粒(未示出)本文档来自技高网...

【技术保护点】
一种形成阻挡层的方法，包括：（ａ）提供一半导体衬底，且该半导体衬底上至少包括一插孔；（ｂ）进行一化学汽相沉积工艺，于该半导体衬底表面以及该插孔内壁表面上形成一钛／氮化钛薄膜作为该阻挡层；（ｃ）进行一检测程序，其中若检 测出该阻挡层中包括微粒，则进行步骤（ｄ）；以及（ｄ）进行一重作工艺，包括：进行一蚀刻工艺，去除该阻挡层；利用一刷洗机刷洗该半导体衬底，以去除微粒；利用一清洗溶液清洗该半导体衬底表面；以及进行另一化学汽 相沉积工艺，以于该插孔内形成另一钛／氮化钛薄膜。

【技术特征摘要】
1.一种形成阻挡层的方法，包括(a)提供一半导体衬底，且该半导体衬底上至少包括一插孔；(b)进行一化学汽相沉积工艺，于该半导体衬底表面以及该插孔内壁表面上形成一钛/氮化钛薄膜作为该阻挡层；(c)进行一检测程序，其中若检测出该阻挡层中包括微粒，则进行步骤(d)；以及(d)进行一重作工艺，包括进行一蚀刻工艺，去除该阻挡层；利用一刷洗机刷洗该半导体衬底，以去除微粒；利用一清洗溶液清洗该半导体衬底表面；以及进行另一化学汽相沉积工艺，以于该插孔内形成另一钛/氮化钛薄膜。2.如权利要求1所述的方法，其中该蚀刻工艺为一湿式蚀刻工艺。3.如权利要求2所述的方法，其中该湿式蚀刻工艺利用一酸性溶液来进行蚀刻，且该酸性溶液由磷酸(H3PO4)∶硝酸(HNO3)∶醋酸(CH3COOH)∶水(H2O)所组成。4.如权利要求3所述的方法，其中该酸性溶液中磷酸∶硝酸∶醋酸∶水的体积比例介于(38～41)∶(1～1.5)∶(1.8～2.1)∶(2.8～3.2)之间。5.如权利要求1所述的方法，其中该清洗溶液为一硫酸溶液。6.如权利要求1所述的方法，其中该检测程序用于检测影响电性表现的微粒。7.一种形成阻挡层的方法，包括(a)提供一半导体衬底，且该...

【专利技术属性】
技术研发人员：陈菁华，郑意中，
申请(专利权)人：力晶半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]