降低耦合噪声的半导体器件制造技术

半导体器件、半导体存储器件或闪速存储器包括含有高压元件的高压区、含有低压元件的低压区和诸如低压开关晶体管之类连接高压区和低压区的开关晶体管。开关晶体管降低或消除读出节点之间的耦合噪声，而不会使芯片面积增加。

【技术实现步骤摘要】

本专利技术涉及半导体器件，具体涉及用于降低耦合噪声的半导体器件。
技术介绍
最近在诸如蜂窝式电话、PDA(个人数字助理)、数字摄像机等的多媒体应用方面的发展越来越需要密度更高的存储器件。传统存储器包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和非易失性存储器(NVM)。非易失性存储器可以包括掩模型只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)和闪速存储器。非易失性存储器在断电的时候不会丢失数据，但一般不允许随机存取，并且慢于易失性存储器。闪速存储器可以通过组合可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)形成。闪速存储器可以是NAND或NOR闪速存储器。在闪速存储器中，通过将不同电压施加给每个闪速存储单元，可以进行擦除和编程操作。由于对高密存储器的更高要求，诸如闪速EEPROM之类的闪速存储器已经用在辅助存储器中或需要连续更新的系统编程应用中。闪速EEPROM还可以具有比传统EEPROM更高的集成度。但是，由于页面缓冲器的读出线之间的耦合噪声，闪速存储器可能存在读出错误。为了降低耦合噪声和导致的读出错误，可以扩大读出节点之间的空间，或可以将信号线(例如，VDD或VSS线)插在读出线之间。这两种解决方案都存在需要增加存储器芯片尺寸和/或增加制造成本的缺点。参照图1，诸如NAND型闪速存储器件之类的传统闪速存储器件可以包括用于存储数据的存储单元阵列10。存储单元阵列10可以包括与相应位线连接的数个单元串(可以称为NAND串)。每个单元串可以包括与相应位线连接的串选择晶体管、与公用源极线连接的地选择晶体管和串联在串选择晶体管和地选择晶体管之间的存储单元。图1例示了4对位线(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)，但是，任意数量(通常多于4对)的位线都可以与存储单元阵列10连接。每个位线对可以与相应页面缓冲器PB0、PB1、PB2和PB3电连接。页面缓冲器PB0、PB1、PB2和PB3的每一个可以起用于读取/核实操作的读出放大器的作用和起根据要为程序运行编程的数据驱动位线的驱动器的作用。页面缓冲器PB0、PB1、PB2和PB3可以相同，因此，页面缓冲器PB0、PB1、PB2和PB3的组元可以用同一标号表示，并且，只需要描述一个页面缓冲器(例如，PB0)的配置。页面缓冲器PB0可以包括位线选择与偏置电路22、预充电电路24和读出与锁存电路26。位线选择与偏置电路22可以包括NMOS(N沟道金属氧化物半导体)晶体管HT0、HT1、HT2和HT3。NMOS晶体管HT0可以连接在电源线VIRPWR和位线BL0_E之间并受控制信号VBLe控制。NMOS晶体管HT1可以连接在电源线VIRPWR和位线BL0_O之间并受控制信号VBLo控制。NMOS晶体管HT2可以连接在位线BL0_E和读出节点SO0之间，而NMOS晶体管HT3可以连接在位线BL0_O和读出节点SO0之间。NMOS晶体管HT2和HT3可以分别受控制信号BLSLTe和BLSLTo控制。NMOS晶体管HT0-HT3的每一个可以是具有例如大约28V的击穿电压的高压晶体管。预充电电路24可以包括PMOS晶体管LT0，PMOS晶体管LT0可以连接在电源电压和读出节点SO0(也可以称为读出线)之间和受控制信号PLOAD控制。读出与锁存电路26可以包括NMOS晶体管LT1、LT2和LT3以及包括反相器INV0和INV1的锁存器LAT。NMOS晶体管LT2和LT3可以串联在锁存器LAT的锁存节点N2和地电压之间。NMOS晶体管LT2的栅极可以与读出节点SO0电连接，而NMOS晶体管LT3的栅极可以连接成接收控制信号PBLCH。NMOS晶体管LT1可以电连接在读出节点SO0和锁存器LAT的锁存节点N1之间和受控制信号LCHDRV控制。锁存节点N1可以用作页面缓冲器数据输入/输出节点PB_DIO0，它与列解码器60连接。NMOS晶体管LT0-LT3和构成反相器INV0和INV1的PMOS和NMOS晶体管的每一个可以是具有例如大约7V的击穿电压的低压晶体管。如上所述，高压晶体管可以用在每个页面缓冲器PB0、PB1、PB2和PB3的位线选择与偏置电路22中。这可能是因为通过存储器阵列10的串选择晶体管的源极区可以使施加给存储单元阵列10的大容量(bulb)区的较高压(例如，大约20V)传递到位线(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)。由于这个原因，每个页面缓冲器PB0、PB1、PB2和PB3中的NMOS晶体管HT2和HT3可以由较高压晶体管组成，以防止较高压被传递到相应预充电电路24和读出与锁存电路26。类似地，每个页面缓冲器PB0、PB1、PB2和PB3中的NMOS晶体管HT0和HT1可以由在擦除操作期间，可以抵抗较高压被传递到相应位线(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)的较高压晶体管组成。可以将高压晶体管做成具有大约28V的击穿电压，而可以将低压晶体管做成在P型/N型势阱中具有大约7V的击穿电压。在下文中，将形成较高压晶体管的区域称为高压区(或高压电路区)，并将形成较低压晶体管的区域称为低压区(或低压电路区)。在每个页面缓冲器PB0、PB1、PB2和PB3中，相应位线选择与偏置电路22的NMOS晶体管可以在高压区中形成，和相应预充电电路24和读出与锁存电路26的MOS晶体管可以在低压区中形成。例如，参照图2a和图2b，图2a例示了描述图1的闪速存储器的读取操作的时序图，图2b例示了图1的页面缓冲器PB0、PB1、PB2和PB3的示范性布局，页面缓冲器PB0中位线选择与偏置电路22的组元(即，高压晶体管)可以位于高压区30中，页面缓冲器PB0中预充电电路24和读出与锁存电路26的组元(即，低压晶体管)可以位于低压区32中。类似地，页面缓冲器PB1中位线选择与偏置电路22的组元(即，高压晶体管)也可以位于高压区34中，而页面缓冲器PB1中预充电电路24和读出与锁存电路26的组元(即，低压晶体管)可以位于低压区36中。其它页面缓冲器例如PB2、PB3等的高压晶体管也可以位于相应高压区38、42等中，其它页面缓冲器的低压晶体管也可以位于相应低压区40、44等中。如图2b所示，可以将高压区30、34、38和42集体安排得与位线(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)更接近，和可以将低压区32、36、40和44集体安排得离位线(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)更远一些。这样安排的优点是能够减少高压区和低压区之间的势阱空间的重复。如果不使用像如图2所示的那一种那样的安排，必须重复高压区和低压区之间的势阱空间，从而增加了布局尺寸。但是，当将图2b的页面缓冲器布局用于页面缓冲器PB0、PB1、PB2和PB3的读出节点时，读出线SO0、SO1、SO2和SO3本文档来自技高网...

【技术保护点】
一种闪速存储器，包括：含有第一对位线的第一页面缓冲器；和含有第二对位线的第二页面缓冲器；第一和第二页面缓冲器中的每个都包含选择位线对之一的高压电路；通过位线读出单元数据的低压电路；和与读出线连 接的开关晶体管，其中，第一和第二页面缓冲器中的读出线阶梯式地排列着，以便在与位线垂直的方向不重叠。

【技术特征摘要】
KR 2004-3-25 20424/04;US 2004-8-11 10/915,5551.一种闪速存储器，包括含有第一对位线的第一页面缓冲器；和含有第二对位线的第二页面缓冲器；第一和第二页面缓冲器中的每个都包含选择位线对之一的高压电路；通过位线读出单元数据的低压电路；和与读出线连接的开关晶体管，其中，第一和第二页面缓冲器中的读出线阶梯式地排列着，以便在与位线垂直的方向不重叠。2.根据权利要求1所述的闪速存储器，每个低压电路进一步包括锁存数据的锁存器和读出晶体管。3.根据权利要求1所述的闪速存储器，其中，每个高压电路被放置得比每个低压电路更接近相应位线对。4.根据权利要求2所述的闪速存储器，其中，每个低压电路被放置在低压区中，低压区包括排列在一列中的第一和第二势阱区。5.根据权利要求4所述的闪速存储器，其中，第一页面缓冲器的读出线位于第一势阱区中，而第二页面缓冲器的读出线位于第二势阱区中。6.根据权利要求5所述的闪速存储器，其中，第一势阱区包括形成第一页面缓冲器的低压电路的晶体管的第一P型势阱和第一N型势阱，而第二势阱区包括形成第二页面缓冲器的低压电路的晶体管的第二P型势阱和第二N型势阱。7.根据权利要求1所述的闪速存储器，其中，第一和第二页面缓冲器中的开关晶体管是低压开关晶体管。8.根据权利要求7所述的闪速存储器，其中，第一和第二页面缓冲器中的开关晶体管存在在高压电路和读出线之间的电流路径，并将控制信号供应给开关晶体管的栅极。9.根据权利要求7所述的闪速存储器，其中，控制信号在位线预充电区间、读出区间和锁存区间内具有不同电压。10.根据权利要求1所述的闪速存储器，其中，每个低压电路包括受控制信号控制的预充电晶体管。11.一种闪速存储器，包括每个都包含一对位线的数个页面缓冲器，每个页面缓冲器包含含有选择位线对之一的高压晶体管的位线选择与偏置电路；含有通过位线读出单元数据的低压晶体管的读出与锁存电路；和连接高压晶体管的至少一个和低压晶体管的至少一个并与读出线连接的低压开关晶体管，其中，相邻页面缓冲器的读出线阶梯式地排列着，以便在与位线垂直的方向不重叠。12.根据权利要求11所述的闪速存储器，其中，每个读出与锁存电路和低压开关晶体管被放置在低压区中，低压区包括排列在一列中的第一和第二势阱区。13.根据权利要求11所述的闪速存储器，其中，数个页面缓冲器的第一个的读出线位于第一势阱区中，而数个页面缓冲器的第二个的读出线位于第二势阱区中。14.根据权利要求13所述的闪速存储器，其中，第一势阱区包括形成第一页面缓冲器的读出与锁存电路的低压晶体管的第一P型势阱和第一N型势阱，而第二势阱区包括形成第二页面缓冲器的读出与锁存电路的低压晶体管的第二P型势阱和第二N型势阱。15.根据权利要求11所述的闪速存储器，其中，每个读出与锁存电路包括锁存数据的锁存器和读出晶体管。16.一种闪速存储器，包括含有第一对位线的第一页面缓冲器；和含有第二对位线的第二页面缓冲器；第一和第二页面缓冲器中的每一个包含与第一位线到读出线线段连接的第一高压位线选择晶体管电路，与第二位线到读出线线段连接的第二高压位线选择晶体管电路，和与读出线连接的低压开关晶体管，其中，第一位线到读出线线段和第二位线到读出线线段与相应低压开关晶体管连接；其中，相邻页面缓冲器的读出线被排列成在与每对位线的方向垂直的方向不重叠。17.根据权利要求16所述的闪速存储器，其中，每个第一高压位线选择晶体管和每个第二高压位线选择晶体管电路被放置得比每个低压开关晶体管更接近相应位线对。18.根据权利要求16所述的闪速存储器，其中，每个低压开关晶体管被放置在低压区中，低压区包括排列在一列中的第一和第二势阱区。19.根据权利要求18所述的闪速存储器，其中，第一页面缓冲器的读出线位于第一势阱区中，而第二页面缓冲器的读出线位于第二势阱区中。20.根据权利要求19所述的闪速存储器，其中，第一势阱区包括形成第一页面缓冲器的低压开关晶体管的第一P型势阱和第一N型势阱，而第二势阱区包括形成第二页面缓冲器的低压开关晶体管的第二P型势阱和第二N型势阱。21.根据权利要求16所述的闪速存储器，其中，第一和第二页面缓冲器中的每个都包含预充电读出节点的低压预充电晶体管。22.根据权利要求16所述的闪速存储器，其中，第一和第二页面缓冲器中的每个都包含与位线到读出线线段相对应的低压驱动晶体管。23.根据权利要求16所述的闪速存储器，其中，第一...

【专利技术属性】
技术研发人员：边大锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]