一种用于形成半导体器件图案的方法技术

本公开提供了一种用于形成半导体器件图案的方法，该方法可包括如下步骤：在待处理层上形成光刻胶层，在光刻胶层的上方先设置第一掩模板，利用第一掩模板使光刻胶层曝光出第一曝光区域，在光刻胶层上方设置第二掩模板，利用第二掩模板使光刻胶层曝光出第二曝光区域，采用负显影工艺进行显影，以在光刻胶层上形成图案，将在光刻胶层上的图案转移到待处理层上。本公开能够在实现较细微图案的前提下简化半导体器件图案形成工艺，加工效率更高，本公开能够制作出更小尺寸的图案且工序数量能大幅地减少，而且本公开还能够极大地降低工艺成本，所以本公开具有较大的市场前景、适于推广应用。应用。应用。

【技术实现步骤摘要】
一种用于形成半导体器件图案的方法


[0001]本公开涉及半导体器件加工
，更为具体来说，本公开涉及一种用于形成半导体器件图案的方法。

技术介绍

[0002]半导体制造工艺中，为制造细微的图案，光刻设备持续不断地更新，例如目前在产品开发和量产上使用的193nm的浸没扫描式光刻机(immersion scanner)和极紫外(EUV)光刻设备，而且实现细微线宽的技术也被开发出来，例如自对准双重成像(SELF ALIGNED DOUBLE PATTERNING，SADP)技术和微影-刻蚀-微影-刻蚀(Litho-Etch-Litho-Etch，LELE)技术等。其中，虽然自对准双重成像(SELF ALIGNED DOUBLE PATTERNING，SADP)工艺可以通过偶极(DIPOLE)照明单元增大分辨率、实现细微线宽，但不可避免地需要进行图案的“切割”(“CUT”)工艺，形成切割图案(“CUT”IMAGE FORMATION)尺寸往往随着线宽的减小而缩小，使得细微图案形成的难度极大地增加，出现不良的可能性也极大地增加。

技术实现思路

[0003]为解决现有“切割”工艺产生的切割图案尺寸缩小后导致的工艺难度增加、不良的可能性增加等问题，本公开创新提供了一种用于形成半导体器件图案的方法，替代了传统的切割工艺，该方法能够采用两片掩模板结合负显影工艺实现小尺寸(例如40nm以下)的切割图案。
[0004]本公开的一个或多个实施例提供了一种用于形成半导体器件图案的方法，该方法包括如下步骤：在待处理层上形成光刻胶层，在光刻胶层的上方先设置第一掩模板，利用第一掩模板使光刻胶层曝光出第一曝光区域，在光刻胶层上方设置第二掩模板，利用第二掩模板使光刻胶层曝光出第二曝光区域，采用负显影工艺进行显影，以在光刻胶层上形成图案，将在光刻胶层上的图案转移到待处理层上。
[0005]本公开的有益效果为：本公开能够在实现细微图案的前提下简化半导体器件图案形成工艺，加工效率更高，能够完全替代传统的“切割”工艺，与常规的微影－刻蚀－微影－刻蚀方式相比，本公开能够制作出更小尺寸的图案且工序数量能大幅地减少，大幅度提高器件的集成度，进而可显著增加半导体器件图案形成的成熟度和稳定度，而且还能够极大地降低成本，所以本公开具有较大的市场前景、适于大面积推广应用。
附图说明
[0006]图1示出了本公开一个或多个实施例中用于形成半导体器件图案的方法的流程示意图。
[0007]图2示出了本公开一些实施例中光刻胶层具有第一曝光区域和第二曝光区域的示意图。
[0008]图3示出了在图2的光刻胶层上形成图案的示意图。
[0009]图4示出了本公开另一些实施例中光刻胶层具有第一曝光区域一级第二曝光区域的示意图。
[0010]图5示出了在图4的光刻胶层上形成图案的示意图。
[0011]图6示出了线图形的示意图。
[0012]图7示出了在线图形上设置切割掩模的示意图。
[0013]图8示出了切割掉后切割掩模下方的线图形部分后形成的具有切割图案的最终图案的示意图。
[0014]图中，
[0015]100、第一曝光区域；
[0016]200、第二曝光区域；
[0017]300、光刻胶层；
[0018]301、线图形；
[0019]302、切割掩模；
[0020]303、切割图案。
具体实施方式
[0021]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0022]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0023]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0024]一般半导体器件包括具有图案的图形区，为了使半导体器件的集成度最大化，图形区的图案需要满足小尺寸或细微图案的要求。如图6所示，给出的是线图形301的示意图，线图形301可以通过线掩模(Line Mask)进行曝光形成。线图形可以包括多个平行的线状图形，可以规则间隔开，相邻线图形之间形成纵向间隙，该纵向间隙可以呈现规则的宽度以及间距。线图形301可以是光刻胶层300或者是其他包括待切割图形的层；接着，如图7所示，通过切割掩模(Cut Mask)对线图形301进行曝光，在线图形301上形成切割图案(CUT PATTERN)302。通过切割掩模对线图形进行切割，进而能够制造出间隔或不连续的线条图案，以满足半导体器件的设计需求；如图8所示，是切割后的最终图案示意。
[0025]图7中的切割图案302中的大部分呈标准接触孔(“ISO”CONTACT HOLE)状态。在图案尺寸减少至40nm或更小时，即使采用较先进的浸没式准分子激光光刻(immersion ArF)工艺，也会因为加工难度增大导致不良的可能性明显增加。随着半导体器件工艺的进一步
微缩，特别对于20nm以下的动态随机存取存储器加工，在导入四重图案光刻技术后，通过微影-刻蚀-微影-刻蚀方式处理的材料层的数量逐渐地增加，切割掩模数量必然也会增多，其加工工序必然也会越来越多，切割出现不良的几率大大增加。
[0026]本公开提供的一个或多个实施例至少能够解决上述诸多的问题之一。
[0027]本公开的一个或多个实施例提供了一种用于形成半导体器件图案的方法，如图1示出的，取消了常规单次设计的切割工序，可实现在不使用“切割”工艺的前提下形成切割图案，本公开一些实施例能够用在自对准双重成像(SELF ALIGNED DOUBLE PATTERNING，SADP)工艺或自对准反转图案(self-aligned reverse pattern，SARP)工艺或四重图案(QUADRUPLE PATTERNING，QPT)工艺上，提出利用两片掩模板形成切割图案的方案。以下将具体论述根据本公开的一个实施例提出的用于形成一种半导体器件图案的方法。
[0028]首先，在待处理层上形成光刻胶层300。待处理层可以为用于形成最终期望图案(可以是断开的线条图案)的一个或多个材料层，或者待处理层例如还可以为牺牲层(在后续的工艺中去除的层)。本公开形成细微或超细微图案的方法的一个或多个实施例结合了负显影(NEGATIVE TONE DEVELOP，NTD)手段，采本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于形成半导体器件图案的方法，其特征在于，包括：在待处理层上形成光刻胶层；在所述光刻胶层的上方先设置第一掩模板，利用所述第一掩模板使光刻胶层曝光出第一曝光区域；在光刻胶层上方设置第二掩模板，利用所述第二掩模板使光刻胶层曝光出第二曝光区域；采用负显影工艺进行显影，以在所述光刻胶层上形成图案；将在所述光刻胶层上的图案转移到所述待处理层上。2.根据权利要求1所述的用于形成半导体器件图案的方法，其特征在于，所述第一曝光区域与所述第二曝光区域相交设置。3.根据权利要求2所述的用于形成半导体器件图案的方法，其特征在于，所述第一曝光区域与所述第二曝光区域相垂直设置。4.根据权利要求3所述的用于形成半导体器件图案的方法，其特征在于，多个沿水平和/或垂直方向设置的条状区域中至少有两个尺寸不同。5.根据权利要求1所述的用于形成半导体器件图案的方法，其特征在于，对所述第一曝光区域和所述第二曝光区域进行曝光处理包括：交替反复...

【专利技术属性】
技术研发人员：田范焕，梁时元，贺晓彬，丁明正，杨涛，李俊峰，王文武，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：