通过堆叠组合体内的丝焊与外部端子相连的半导体器件制造技术

一种半导体器件，包括一个具有四条边的矩形芯片，分别与不同外部端子相连的金属丝，以及一个沿着矩形芯片的四条边中的一条安放并且直接与连在不同外部端子上的金属丝相连的焊接区。由于不同外部端子通过金属丝而直接焊接到焊接区上，经由一根金属丝从一个外部端子输入的信号能够经由其它金属丝而发送到其它外部端子。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，一种包括由半导体器件组成的堆的多芯片封装，以及一种使半导体器件的焊盘互相连接的丝焊法。
技术介绍
一个被称为堆叠型MCP(多芯片封装(Multi-Chip Package))或简称MCP的存储器件的实例在公开号为2003-7963的日本公开专利(以下称为专利文献1)中公开了，MCP包括由诸如RAM(随机存储器)或闪速存储器的半导体器件所组成的堆叠。下面将说明传统的MCP，其包括由DRAM(动态随机存储器)形式的存储芯片和作为控制存储芯片的部件的CPU(中央处理器)所组成的堆叠。附图中的图1A是示出该MCP的内部结构的俯视图，而图1B则是沿图1A的虚线520-530所获得的剖视图。如图1A和1B中所示，存储芯片110和CPU芯片130依次堆叠在绝缘板300上。如图1B中所示，存储芯片110和CPU芯片130的暴露的上表面被模制塑胶层302覆盖了。如图1A中所示，存储芯片110和CPU芯片130每一个都具有包含长边和短边的拉长的矩形形状，并具有多个沿着每一短边安放的焊盘2000。CPU芯片130的焊盘2000和存储芯片110的焊盘2000通过丝焊而互相连接。将CPU芯片130和存储芯片110的短边上的焊盘2000互相连接，因为CPU芯片130和存储芯片110的短边具有相同的尺寸，而CPU芯片130的长边则比存储芯片110的长边要长，所以当堆叠CPU芯片130和存储芯片110的时候，会暴露它们的短边上的焊盘2000以通过丝焊来互相连接。CPU芯片130还具有多个沿着它的每一长边安放并通过丝焊与安置在绝缘板300上的底板焊盘306相连的焊盘2000。在绝缘板300上的底板焊盘306通过互连(未示出)而与绝缘板300的下表面上的隆起304相连。下面将详细说明图1A和图1B中所示的MCP的存储芯片110。附图中的图2示出了存储芯片110的电路布置。如图2中所示，存储芯片110具有被分成多个存储体310A至310D的包含存储单元的存储区，与各存储体310A至310D相联系的多个阵列控制电路140A至140D，充当从外部电路接收信号并向其提供信号的端子的多个焊盘2000，控制焊盘2000和阵列控制电路140A至140D之间的信号的外围电路150，以及安放在各焊盘2000和外围电路150之间的多个输入保护电路160。外围电路150安放在存储芯片110的中部以及存储体310A至310D和焊盘2000之间的区域。阵列控制电路140A具有在存储体310A中选择希望的存储单元的译码器和用于将在所选择的位线中获得的小的电位差放大为预定电压的读出放大器。阵列控制电路140B至140D在结构上与阵列控制电路140A相同，将不在下面详细说明。外围电路150具有信号控制器，用于基于从外部电路接收的诸如RAS(行地址选通)、CAS(列地址选通)和WE(允许写入)信号，发送信号到阵列控制电路140A至140D以从存储体310A至310D中选择存储单元，从存储单元读出信息，以及在存储单元中写入信息。每一个输入保护电路160都具有防止电路遭受由静电放电或电荷聚集放电而引起的破坏的保护器件。保护器件包括防止电路被人体模型(HM)或机器模型(MM)破坏的静电击穿保护器件，充当输入保护电阻的电阻器件，以及防止电路被引线框中的电荷聚集破坏的CDM(带电的器件模型)器件，等等。电路中的CDM器件和静电击穿保护器件在半导体衬底的表面上形成，如同电路中的晶体管器件一样。CDM器件是根据本专利技术的电荷聚集破坏的保护器件。焊盘2000包括充当从外部电路接收信号的端子的输入焊盘、向外部电路提供信号的输出焊盘、充当输入和输出端子的I/O焊盘、电源焊盘和接地焊盘。输入焊盘包括用于RAS信号的焊盘、用于CAS信号的焊盘、用于选择芯片的CS(片选)焊盘，以及用于指定存储单元地址的地址焊盘。图2在表示那些焊盘的时候示出了输入焊盘2000a和I/O焊盘2000b。附图中的图3是示出在图2中所示的电路布置中从输入焊盘和I/O焊盘到外围电路的电路连接的框图。如图3中所示，输入保护电路160包括安放在输入焊盘2000a和外围电路(未示出)之间的CDM器件161、电阻器件263以及静电击穿保护器件(EBP器件)162。充当初始输入级电路的输入缓冲器170连接到输入焊盘2000a。输入缓冲器174跟在输入缓冲器170之后充当第二级输入缓冲器。充当初始输入级电路的输入缓冲器171和充当最终输出级电路的输出缓冲器172连在I/O焊盘2000b上。输出缓冲器173放在作为最终输出级电路的输出缓冲器172之前，而输入缓冲器175则跟在输入缓冲器171的后面充当第二级输入缓冲器。这些缓冲器是在半导体衬底的表面上形成的，与图2中所示的外围电路150中的晶体管器件的情况相同。连在输入焊盘2000a上的初始输入级电路，以及连在I/O焊盘2000b上的初始输入级电路和最终输出级电路被安放得接近这些焊盘。下面将说明另一种传统MCP。附图中的图4A是示出MCP的内部结构的俯视图，而图4B则是沿图4A中的虚线540-550所获得的剖视图。如图4A和4B中所示，存储芯片210和CPU芯片230依次堆叠在绝缘板230上。如图4B中所示，存储芯片210和CPU芯片230的上表面被模制塑胶层302覆盖了，隆起304安放在绝缘板300的下表面，如同图1A和1B中所示的MCP的情况一样。如图4A中所示，存储芯片210和CPU芯片230每一个都具有包含长边和短边的拉长的矩形形状，并具有沿着每一长边安放的多个焊盘2000。CPU芯片230的焊盘2000和存储芯片210的焊盘2000通过丝焊而互相连接。将在CPU芯片230和存储芯片210的长边上的焊盘2000互相连接，因为CPU芯片230和存储芯片210的长边具有相同的尺寸，而CPU芯片230的短边比存储芯片210的短边要短，所以当堆叠CPU芯片230和存储芯片210的时候，会暴露它们的长边上的焊盘2000以通过丝焊来互相连接。CPU芯片230还具有沿着它的每一短边安放并通过丝焊与安置在绝缘板300上的底板焊盘306相连的多个焊盘2000。在绝缘板300上的底板焊盘306通过互连(未示出)而与绝缘板300的下表面上的隆起304相连。下面将详细说明图4A和图4B中所示的MCP的存储芯片210。附图中的图5示出了存储芯片210的电路布置。如图5中所示，存储芯片210具有多个存储体310A至310D，多个阵列控制电路240A至240D，多个焊盘2000，外围电路250，以及多个输入保护电路260。这些电路的功能与图2中所示的存储芯片110的电路相同，下面将不再详细说明。在图5中所示的存储芯片210上，外围电路250安放在存储芯片210的中部。附图中的图6是示出在图5中所示的电路布置中从输入焊盘和I/O焊盘到外围电路的电路连接的框图。如图6中所示，输入焊盘2000a通过存储体310上的互连280而与外围电路(未示出)相连。输入保护电路260包括安放在输入焊盘2000a和外围电路之间的CDM器件161、静电击穿保护器件162以及电阻器件263。电阻器件263安放在CDM器件161和静电击穿保护器件162之间的互连280上。充当初始输入级电路本文档来自技高网...

【技术保护点】
一种半导体器件，包括具有四条边的矩形芯片；分别连接至不同外部端子的金属丝；以及沿着所述矩形芯片的四条边中的一条安放并且直接与所述连接至不同外部端子的金属丝相连的焊接区。

【技术特征摘要】
JP 2004-4-30 2004-1353121.一种半导体器件，包括具有四条边的矩形芯片；分别连接至不同外部端子的金属丝；以及沿着所述矩形芯片的四条边中的一条安放并且直接与所述连接至不同外部端子的金属丝相连的焊接区。2.根据权利要求1的半导体器件，其中所述焊接区具有拉长的矩形形状。3.根据权利要求1的半导体器件，其中所述焊接区具有多个单位焊盘，每一个单位焊盘都可与单根金属丝相连。4.根据权利要求1的半导体器件，其中沿着所述矩形芯片的四条边中的所述的一条安放多个所述焊接区。5.一种多芯片封装，包括第一和第二半导体器件的堆叠组合体，第一和第二半导体器件每一个都包括根据权利要求1的半导体器件；其中，所述第一半导体器件具有作为所述焊接区的第一焊盘，所述第二半导体器件具有作为所述焊接区的第二焊盘，并且所述第一半导体器件在与安放所述焊接区所沿的边垂直的方向上，在位置上相对于所述第二半导体器件移动了，使得所述第一焊盘和所述第二焊盘是暴露的；所述第一焊盘与焊接到所述外部端子中的一个上的第一金属丝相连；以及所述第二焊盘通过不同于所述第一金属丝的第二金属丝与所述第一焊盘相连。6.根据权利要求5的多芯片封装，进一步包括具有所述外部端子中的一个并且堆叠在所述第一半导体器件上，使得所述第一焊盘暴露的第三半导体器件。7.根据权利要求6的多芯片封装，其中所述第一焊盘与所述第一半导体器件的内部电路电绝缘。8.根据权利要求6的多芯片封装，其中，所述第一和第二半导体器件分别包括存储器，并且所述第三存储器件包括用于在所述第一和...

【专利技术属性】
技术研发人员：中山晶智，
申请(专利权)人：尔必达存储器株式会社，
类型：发明
国别省市：JP[日本]