一种移位寄存器单元、栅极驱动电路及显示面板制造技术

本实用新型专利技术涉及显示设备技术领域，公开了一种移位寄存器单元、栅极驱动电路及显示面板，该移位寄存器单元包括输入模块、上拉控制模块、至少一个降噪模块、输出模块；输入模块与输入信号端以及上拉节点连接；上拉控制模块与上拉重置端；每个降噪模块与上拉节点、第一负极性电压端、第二负极性电压端、第一输出信号端连接，输出模块与时钟信号端、第一输出信号端以及上拉节点连接。该移位寄存器单元由于在第一薄膜晶体管与第三薄膜晶体管和第四薄膜晶体管之间设置第二薄膜晶体管，降低了第三薄膜晶体管处源漏极的压差，能够防止第三薄膜晶体管失效后影响上拉节点处的电压，从而避免导致输出信号端处信号异常，从而使得显示面板正常显示。常显示。常显示。

【技术实现步骤摘要】
一种移位寄存器单元、栅极驱动电路及显示面板


[0001]本技术涉及显示设备
，特别涉及一种移位寄存器单元、栅极驱动电路及显示面板。

技术介绍

[0002]随着消费者对显示器画质效果要求的提高，常规的a
‑
si薄膜晶体管的驱动能力已经难以实现高分辨率及高帧频的技术需求。氧化物薄膜晶体管以其高迁移率、低漏电的特点，正在逐步应用于显示面板中。
[0003]但高迁氧化物器件仍存在一些工艺及设计方面的难点问题，比如器件耐压能力较弱，在薄膜晶体管器件受到高压脉冲信号时，氧化物器件较a
‑
si器件更容易发生异常，且薄膜晶体管的尺寸越小，温度越低时，越容易发生；
[0004]如图1所示为现有技术中的一种移位寄存器单元的结构示意图，利用氧化物薄膜晶体管移位寄存器单元时，在低温情况下，移位寄存器单元中的薄膜晶体管M01栅极受到突然增加的高电平脉冲信号以及源漏极通过的大电流影响，使得薄膜晶体管M01失去正常开关特性，容易失效，导致下拉节点PD处电压无法保持长高状态，从而导致上拉节点PU处信号拉高时受到薄膜晶体管M02的作用被强制下拉，使得上拉节点PU处信号异常，最终导致输出信号端OUTPUT以及OUT_C处信号异常，无法正常显示。

技术实现思路

[0005]本技术提供了一种移位寄存器单元、栅极驱动电路及显示面板，上述移位寄存器单元能够避免导致输出信号端OUTPUT以及OUT_C处信号异常，从而使得显示面板正常显示。
[0006]为达到上述目的，本技术提供以下技术方案：
[0007]一种移位寄存器单元，包括输入模块、上拉控制模块、至少一个降噪模块、输出模块；
[0008]所述输入模块与输入信号端以及上拉节点连接；
[0009]所述上拉控制模块与上拉重置端、上拉节点以及第一负极性电压端连接；
[0010]每个所述降噪模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、正极性电压端以及下拉节点；所述第一薄膜晶体管的栅极和源极与正极性电压端连接，所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的源极连接；所述第二薄膜晶体管的漏极与下拉节点连接；所述第三薄膜晶体管的栅极与所述上拉节点连接，所述第三薄膜晶体管的源极与所述下拉节点连接，所述第三薄膜晶体管的漏极与第一负极性电压端连接；所述第四薄膜晶体管的源极与所述下拉节点连接，所述第四薄膜晶体管的栅极与所述输入信号端连接，所述第四薄膜晶体管的源极与所述下拉节点连接，所述第四薄膜晶体管的漏极与所述第一负极性电压端连接；所述第五薄膜晶体管的源极与所述上拉节点连接，所述第五薄膜晶体管的漏极与所述第一负极薄膜晶
体管连接，所述第五薄膜晶体管的栅极与所述下拉节点以及所述第六薄膜晶体管的栅极连接；所述第六薄膜晶体管的源极与第一输出信号端连接，所述第六薄膜晶体管的漏极与第二负极性电压端连接；
[0011]所述输出模块与时钟信号端、第一输出信号端以及上拉节点连接。
[0012]本技术实施例提供的移位寄存器单元中，包括至少一个降噪模块，每个降噪模块中包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、正极性电压端以及下拉节点；由于在第一薄膜晶体管与第三薄膜晶体管和第四薄膜晶体管之间设置第二薄膜晶体管，在降噪模块工作时，通过此第二薄膜晶体管能够降低第三薄膜晶体管源极处下拉节点的信号电压，从而降低了第三薄膜晶体管处源漏极的压差，能够防止第三薄膜晶体管失效后影响上拉节点处的电压，从而避免导致输出信号端OUTPUT以及OUT_C处信号异常，从而使得显示面板正常显示。
[0013]可选地，所述第二薄膜晶体管的栅极与所述正极性电压端连接，或者，所述第二薄膜晶体管的栅极与所述第一薄膜晶体管的漏极连接。
[0014]可选地，包括两个降噪模块。
[0015]可选地，所述输入模块包括第七薄膜晶体管，所述第七薄膜晶体管的栅极和源极与所述输入信号端连接，所述第七薄膜晶体管的漏极与所述上拉节点连接。
[0016]可选地，所述上拉控制模块包括第八薄膜晶体管，所述第八薄膜晶体管的栅极与所述上拉重置端连接，所述第八薄膜晶体管的源极与所述上拉节点连接，所述第八薄膜晶体管的漏极与所述第一负极性电压端连接。
[0017]可选地，所述输出模块包括第九薄膜晶体管以及电容，所述电容的第一端与所述上拉节点连接，所述电容的第二端与所述第一输出信号端连接，所述第九薄膜晶体管的源极与所述时钟信号端连接，所述第九薄膜晶体管的栅极与所述电容的第一端连接，所述第九薄膜晶体管的漏极与所述电容的第二端连接。
[0018]可选地，每个所述降噪模块还包括第十薄膜晶体管，所述输出模块还包括第十一薄膜晶体管，所述第十薄膜晶体管的栅极与所述下拉节点连接，所述第十薄膜晶体管的源极与第二输出信号端连接，所述第十薄膜晶体管的漏极与所述第一负极性电压端连接，所述第十一薄膜晶体管的栅极与上拉节点连接，所述第十一薄膜晶体管的源极与所述时钟信号端连接，所述第十一薄膜晶体管的漏极与所述第二输出信号端。
[0019]可选地，还包括复位模块，所述复位模块包括第十二薄膜晶体管，所述第十二薄膜晶体管的栅极与复位信号端连接，所述第十二薄膜晶体管的源极与所述上拉节点连接，所述第二薄膜晶体管的漏极与所述第一负极性电压端连接。
[0020]本技术实施例还提供一种栅极驱动电路，包括至少两个级联的上述技术方案中提供的任意一种移位寄存器单元。
[0021]本技术还提供一种显示面板，包括上述技术方案中提供的任意一种栅极驱动电路。
附图说明
[0022]图1为现有技术中提供的一种移位寄存器单元的结构示意图；
[0023]图2为本技术实施例提供的一种移位寄存器单元的结构示意图；
[0024]图3为本技术实施例提供的另一种移位寄存器单元的结构示意图；
[0025]图4为本技术实施例提供的一种移位寄存器单元的部分节点的时序图。
具体实施方式
[0026]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0027]请参考图2，本技术提供一种移位寄存器单元，包括输入模块、上拉控制模块、至少一个降噪模块、输出模块；
[0028]输入模块与输入信号端INPUT以及上拉节点PU连接；
[0029]上拉控制模块与上拉重置端RST_PU、上拉节点PU以及第一负极性电压端LVSS连接；
[0030]每个降噪模块包括第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括输入模块、上拉控制模块、至少一个降噪模块、输出模块；所述输入模块与输入信号端以及上拉节点连接；所述上拉控制模块与上拉重置端、上拉节点以及第一负极性电压端连接；每个所述降噪模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、正极性电压端以及下拉节点；所述第一薄膜晶体管的栅极和源极与正极性电压端连接，所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的源极连接；所述第二薄膜晶体管的漏极与下拉节点连接；所述第三薄膜晶体管的栅极与所述上拉节点连接，所述第三薄膜晶体管的源极与所述下拉节点连接，所述第三薄膜晶体管的漏极与第一负极性电压端连接；所述第四薄膜晶体管的栅极与所述输入信号端连接，所述第四薄膜晶体管的源极与所述下拉节点连接，所述第四薄膜晶体管的漏极与所述第一负极性电压端连接；所述第五薄膜晶体管的源极与所述上拉节点连接，所述第五薄膜晶体管的漏极与所述第一负极性电压端连接，所述第五薄膜晶体管的栅极与所述下拉节点以及所述第六薄膜晶体管的栅极连接；所述第六薄膜晶体管的源极与第一输出信号端连接，所述第六薄膜晶体管的漏极与第二负极性电压端连接；所述输出模块与时钟信号端、第一输出信号端以及上拉节点连接。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二薄膜晶体管的栅极与所述正极性电压端连接，或者，所述第二薄膜晶体管的栅极与所述第一薄膜晶体管的漏极连接。3.根据权利要求1所述的移位寄存器单元，其特征在于，包括两个降噪模块。4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第七薄膜晶体管，所述第七薄膜晶体管的栅极和源极与所述输入信号端连接，所...

【专利技术属性】
技术研发人员：谢鑫，陈惠，黄艺芳，王巧妮，丘鹤元，张新宇，
申请(专利权)人：福州京东方光电科技有限公司，
类型：新型
国别省市：