本发明专利技术的目的在于提供一种半导体装置，即使该半导体装置是微细化的装置，也可以防止栅极寄生电容增大。在ＮＭＯＳ区（ＮＲ）和ＰＭＯＳ区（ＰＲ）中，分别在ＭＯＳ晶体管之间配设部分分离绝缘膜（ＰＴ１），部分分离绝缘膜（ＰＴ１）具有从ＳＯＩ层（３）的主面向上侧突出的部分的厚度比沟槽深度、即从ＳＯＩ层（３）的主面向下延伸的部分的厚度厚、且部分分离绝缘膜（ＰＴ１）的下部的ＳＯＩ层（３）的厚度比分离部厚的结构。
【技术实现步骤摘要】
本专利技术涉及半导体装置，特别涉及具有将完全沟槽分离结构和部分沟槽分离结构合并的合并沟槽分离结构的半导体装置。
技术介绍
在硅衬底上配设埋入氧化膜和SOI(Silicon On Insulator硅绝缘体)层而形成SOI衬底，在该SOI衬底上形成的SOI结构的半导体装置(以后称SOI器件)具有可以减小寄生电容、速度快、工作稳定、功耗低的特征，可以用于便携式设备等中。作为SOI器件的一个例子，有在SOI层的表面内设置到达埋入氧化膜的沟槽，并利用通过在该沟槽内埋入绝缘物而形成的完全沟槽分离绝缘膜使元件之间电隔离的完全沟槽分离(FTI)结构的SOI器件。但是，因冲突电离现象而引起的载流子(在NMOS中是空穴)停留在沟道形成区，因此，或产生纽结，或使工作耐压劣化，此外，因沟道形成区的电位不稳定而产生延迟时间随频率变化等衬底浮置效应，因此，会出现各种各样的问题。于是，设计出一种部分沟槽分离(PTI)结构，在SOI层的表面内形成沟槽，而在沟槽的底部和埋入氧化膜之间留出规定厚度的SOI层，并在该沟槽内埋入绝缘物，由此，形成部分(partial)沟槽分离(PTI)结构。通过PIT结构的采用，可以使载流子通过沟槽分离绝缘膜下部的阱区而移动，可以防止载流子停留在沟道形成区，此外，因可以通过阱区来固定沟道形成区的电位，故不会发生因衬底浮置效应而产生的各种问题。此外，像专利文献1和专利文献2记载的那样，提出将FTI结构和PTI结构合并而一并具有各自的特征的合并沟道分离结构(HTI结构)。HTI结构的截面形状具有贯通SOI层而到达埋入氧化膜的完全沟槽部和在其下部具有SOI层的部分沟槽部。专利文献1特开2001-230315号公报(图1)专利文献2特开2000-243973号公报(图55～图57)随着半导体元件的微细化，晶体管的栅极长度和布线间隔等变短，与此对应，栅极高度、层间绝缘膜的厚度和SOI层的膜厚等纵向(垂直衬底主面的方向)尺寸也变小，可以预想整个装置的尺寸都按比例变小。但是，随着尺寸按比例变小，就需要PTI结构的分离氧化膜的膜厚变薄，当在该分离氧化膜上延伸栅极时，该栅极的寄生电容就可能变大到不可忽视的程度。
技术实现思路
本专利技术是为了解决上述问题而提出的，其目的在于提供一种半导体装置，即使该半导体装置是微细化的装置，也可以防止栅极寄生电容增大。本专利技术方案1的半导体装置包括具有作为基础的衬底部、配设在上述衬底部上的埋入氧化膜、配设在上述埋入氧化膜上的SOI层的SOI衬底；分别配设在上述SOI层上的第1和第2区域内的第1和第2元件分离绝缘膜；配设在上述第1区域和上述第2区域之间的第3元件分离绝缘膜，上述第1和第2元件分离绝缘膜形成在其下部具有上述SOI层的部分沟槽分离结构，上述第3元件分离绝缘膜至少包含一部分贯通上述SOI层到达上述埋入氧化膜的完全沟槽分离结构，上述第1和第2元件分离绝缘膜具有从上述SOI层的主面向上侧突出的突出部的厚度比从上述SOI层的主面向下延伸的分离部的厚度厚的结构。本专利技术方案10的半导体装置包括具有作为基础的衬底部、配设在上述衬底部上的埋入氧化膜、配设在上述埋入氧化膜上的SOI层的SOI衬底；分别配设在上述SOI层上的第1和第2区域内的第1和第2元件分离绝缘膜；配设在上述第1区域和上述第2区域之间的第3元件分离绝缘膜，上述第1元件分离绝缘膜形成在其下部具有上述SOI层的部分沟槽分离结构，上述第2和第3元件分离绝缘膜至少包含一部分贯通上述SOI层而到达上述埋入氧化膜的完全沟槽分离结构，上述第1元件分离绝缘膜具有从上述SOI层的主面向上侧突出的突出部的厚度比从上述SOI层的主面向下延伸的分离部的厚度厚的结构，上述第2元件分离绝缘膜只具有上述完全沟槽分离结构，上述第3元件分离绝缘膜形成具有形成上述完全沟槽分离结构的部分和形成上述部分沟槽分离结构的部分的合并沟槽分离结构，在形成上述部分沟槽分离结构的部分中，上述突出部的厚度比上述分离部的厚度厚，上述分离部的下部的分离下SOI层的厚度比上述分离部的厚度厚，上述第2元件分离绝缘膜的上述突出部的厚度和上述第3元件分离绝缘膜的形成上述完全沟槽分离结构部分中的上述突出部的厚度具有比上述第1元件分离绝缘膜的上述突出部的厚度薄的结构。若按照本专利技术方案1的半导体装置，第1和第2元件分离绝缘膜具有从SOI层的主面向上侧突出的突出部的厚度比从SOI层的主面向下延伸的分离部的厚度厚的结构，所以，可以抑制栅极在第1和第2元件分离绝缘膜上延伸时该栅极寄生电容的增大，可以使装置很好地工作。若按照本专利技术方案10的半导体装置，第2元件分离绝缘膜的突出部的厚度和第3元件分离绝缘膜的形成完全沟槽分离结构部分的突出部的厚度具有比第1元件分离绝缘膜的突出部的厚度薄的结构，所以，容易减小栅极长度的变动幅度，容易控制栅极的尺寸。附图说明图1是表示按比例减小前的晶体管和部分分离绝缘膜的结构的截面图。图2是表示按比例减小后的晶体管和部分分离绝缘膜的结构的截面图。图3是说明本专利技术的实施方式1的SOI器件的平面结构的图。图4是说明本专利技术的实施方式1的SOI器件的截面结构的图。图5是说明本专利技术的实施方式1的SOI器件的平面结构的图。图6是说明本专利技术的实施方式1的SOI器件的制造方法的截面图。图7是说明本专利技术的实施方式1的SOI器件的制造方法的截面图。图8是说明本专利技术的实施方式1的SOI器件的制造方法的截面图。图9是说明本专利技术的实施方式1的SOI器件的制造方法的截面图。图10是说明本专利技术的实施方式1的SOI器件的制造方法的截面图。图11是说明本专利技术的实施方式1的SOI器件的制造方法的截面图。图12是说明本专利技术的实施方式1的SOI器件的制造方法的截面图。图13是说明栅极的栅极长度变动的平面图。图14是说明栅极的栅极长度变动的截面图。图15是说明栅极的栅极长度变动的截面图。图16是说明栅极的栅极长度变动的截面图。图17是表示栅极的栅极长度变动量和分离绝缘膜的突出部的厚度的关系的图。图18是说明本专利技术的实施方式2的SOI器件的截面结构的图。图19是说明本专利技术的实施方式2的SOI器件的制造方法的截面图。图20是说明本专利技术的实施方式2的SOI器件的制造方法的截面图。图21是说明本专利技术的实施方式2的SOI器件的变形例的截面结构的图。图22是说明本专利技术的实施方式2的SOI器件的变形例的平面结构的图。图23是说明本专利技术的实施方式2的SOI器件的变形例的截面结构的图。具体实施例方式在说明本专利技术的实施方式之前，使用图1和图2说明达成本专利技术的技术思想的过程。图1和图2是表示按比例减小前后的晶体管和部分分离绝缘膜的结构的截面图。图1示出按比例减小前的状态，在由硅衬底1、配设在该硅衬底1上的埋入氧化膜2和配设在埋入氧化膜2上的SOI层3构成的SOI衬底SB上配设2个MOS晶体管T10。MOS晶体管T10相互之间由下部配设SOI层3的部分分离绝缘膜PT10隔离。MOS晶体管T10具有有选择地配设在SOI层3上的栅极绝缘膜101、配设在栅极绝缘膜101上的栅极102和将它们的侧面覆盖的侧壁绝缘膜103。再有，面向图1，左侧的MOS晶体管T10示出其栅极长度方向的截面形状，右侧的MOS晶体管T10示出其栅极宽度方向的截面形状，在部分分本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于，包括：ＳＯＩ衬底，具有作为基础的衬底部、配设在上述衬底部上的埋入氧化膜和配设在上述埋入氧化膜上的ＳＯＩ层；第１和第２元件分离绝缘膜，分别配设在上述ＳＯＩ层上的第１和第２区域内；以及第３元件分离绝缘膜，配设在上述第１区域和上述第２区域之间，上述第１和第２元件分离绝缘膜成为在其下部具有上述ＳＯＩ层的部分沟槽分离结构，上述第３元件分离绝缘膜至少包含一部分贯通上述ＳＯＩ层到达上述埋入氧化膜的完全沟槽分离结构，上述第１和第２元件分离绝 缘膜具有从上述ＳＯＩ层的主面向上侧突出的突出部的厚度比从上述ＳＯＩ层的主面向下延伸的分离部的厚度厚的结构。
【技术特征摘要】
JP 2004-6-3 165480/041.一种半导体装置，其特征在于，包括SOI衬底，具有作为基础的衬底部、配设在上述衬底部上的埋入氧化膜和配设在上述埋入氧化膜上的SOI层；第1和第2元件分离绝缘膜，分别配设在上述SOI层上的第1和第2区域内；以及第3元件分离绝缘膜，配设在上述第1区域和上述第2区域之间，上述第1和第2元件分离绝缘膜成为在其下部具有上述SOI层的部分沟槽分离结构，上述第3元件分离绝缘膜至少包含一部分贯通上述SOI层到达上述埋入氧化膜的完全沟槽分离结构，上述第1和第2元件分离绝缘膜具有从上述SOI层的主面向上侧突出的突出部的厚度比从上述SOI层的主面向下延伸的分离部的厚度厚的结构。2.权利要求1记载的半导体装置，其特征在于在上述第1和第2元件分离绝缘膜中，上述分离部的下部的分离下SOI层的厚度比上述分离部的厚度厚。3.权利要求2记载的半导体装置，其特征在于上述第3元件分离绝缘膜形成合并沟槽分离结构，该结构具有形成上述完全沟槽分离结构的部分和形成上述部分沟槽分离结构的部分，在形成上述部分沟槽分离结构的部分中，上述突出部的厚度比上述分离部的厚度厚，上述分离下SOI层的厚度比上述分离部的厚度厚。4.权利要求1记载的半导体装置，其特征在于在上述第1和第2元件分离绝缘膜中，上述突出部的厚度分别不同。5.权利要求4记载的半导体装置，其特征在于在上述第3元件分离绝缘膜中，包含在上述第1和/或第2区域内的、形成上述部分沟槽分离结构的部分的上述突出部的厚度和上述第1和/或第2元件分离绝缘膜的上述突出部的厚度相同。6.权利要求4记载的半导体装置，其特征在于上述第1区域是配设N沟道型的第1MOS晶体管的区域，上述第2区域是配设P沟道型的第2MOS晶体管的区域，上述第1元件分离绝缘膜的上述突出部的厚度比上述第2元件分离绝缘膜的上述突出部的厚度厚。7.权利要求4记载的半导体装置，其特征在于上述第1区域是配设在第1电压下工作的第1MOS晶体管的区域，上述第2区域是...
【专利技术属性】
技术研发人员：岩松俊明，平野有一，一法师隆志，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]
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