模块化集成电路及其制造方法技术

本发明专利技术提供一种模块化集成电路及其制造方法，其中该制造方法包括：形成一块功能性模块于第一晶圆制作场所，该功能性模块是在一功能性基板上形成至少一件功能性组件；形成导电层模块于第二晶圆制作场所，该导电层模块是在导电层基板上形成至少一导电层；以及借接合步骤使该功能性模块及导电层模块互相接合，并使该功能性模块上至少一功能性组件与该导电层模块上的导电层形成电性连接通路，以形成一集成电路。这样制造的模块化集成电路除可节省集成电路的制作时间及成本外，还可降低制造风险及提高其制作良率。此外，该模块化集成电路，也可同时利用该接合的基板，以达成该集成电路封装的目的，如此可节省集成电路封装制造时所需额外的时程及成本。

【技术实现步骤摘要】

本专利技术是有关于一种，尤其是指一种可将集成电路分成若干个模块，且该若干个模块可选择分别于不同场所同时被制造，再借由接合技术接合，以节省集成电路的制作时间及成本，并可降低制造风险及提高其制作优良率的。本案该模块化集成电路也可同时利用该接合的模块基板，以达到集成电路芯片封装的目的，如此可节省集成电路封装制造所额外需要的时程及成本。
技术介绍
近年来，由于信息电子产业的高度发展以及人们对各项新产品求新变的心理，使得相关集成电路设计生产业者不断在产品开发上投入大量心力、希望能以最快速度来满足系统组装业者，以便使业者能及时推出多功能的新产品来吸引消费大众的目光。请参阅图1是已知的集成电路晶圆制造方法流程示意图，该方法通常在同一晶圆制造工厂依固定的制造程序所制造完成集成电路，其中主要包括有离子植入、微影照像、薄膜沉积、图案蚀刻、溅镀、清洗、化学机械研磨等步骤，上述该晶圆前段制造量产流程90，通常所需时程6～8周。此外，该晶圆尚需经由后续第一次裸晶圆电路测试91和个别进行封装制造程序92，该封装流程主要是包含有芯片切割、芯片粘接、打线接合、封装成型、引脚切割成型。随后再进行封装后第二次电路测试93及产品可靠性预烧流程94，最后再进行产品可靠性预烧后的第三次电路测试95，始完成一个可上市的集成电路，上述该集成电路的所有后段量产制造时程，通常约需额外增加2～3周。随着集成电路制造技术的精进，制程技术由数十微米(μm)、数微米、次微米乃至最新的奈米技术，足以使集成电路的芯片(die)能容纳各类功能组件的核心区块数愈来愈多，整合功能也愈形强大，例如可将一个系统整合于一片芯片上构成所谓的「系统单芯片」(System On A Chip)，该上述系统整合性集成电路通常可包含数字电路、模拟电路、内存电路、无线高频电路或一些被动组件。虽然拜集成电路制程技术的精进可以完成系统单芯片，但前述各类不同电路特性的特殊需求，对各功能性组件核心区块的特性要求也不尽相同，所以需要更复杂及多样的功能性组件制造流程才能满足上述的需求，如此不但增加制程上的复杂度以及时程，更容易造成生产良率的损失。请参阅图2，一般集成电路晶圆的制造方法流程是一贯作业，也即从原始晶圆经过一连串的制程流程(视集成电路功能的复杂度，分别选择形成功能性组件42和层数不等的复晶硅层、金属硅化物及导电层62)后始形成所预先设计功能的集成电路晶圆1。该集成电路晶圆1所包含功能性组件42及导电层数62愈多时，因该导电层62与绝缘层67材料间的热膨胀系数不同，将造成晶圆平整度不佳，导致后续微影照像、薄膜沉积、图案蚀刻、化学机械研磨等步骤的制程均匀度不易控制，相对造成生产良率上的损失。另外，由于制造时间相对增长，对制造期间发生错误(例如制造机台异常、生产环境条件异常、停电或其它人为疏失)的机会也愈大。只要在生产流程中发生任何错误，将造成晶圆将无法使用，导致厂商财务及声誉莫大的损失。在该集成电路前段晶圆制造完成后，通常尚需经由第一次电路测试(Circuit probe)所有晶圆中的裸芯片后，再行切割及个别选取功能正常的芯片，并分别进行传统复杂的封装接合制程后，例如打线、覆晶、球栅数组、金或锡铅凸块等方式，还需再进行另一次封装后的电路功能测试，才能确保该集成电路是一个功能正常的集成电路装置，如此将增加集成电路生产制造成本及时间。请参阅图3，表示为一个美国第5,793,108号专利「Multi-chipmodule」的结构示意图，其为一种多芯片模块，其包括两芯片10b、12b，以背对背堆栈的方式附着于一个芯片座垫110b上。其中该第一芯片10b具有一个主动性表面被附着于该芯片座垫110b且借由金属线13b电性连接至脚架111b，该第二芯片12b具有一个非-主动性表面被附着于该第一芯片10b的非-主动性表面且借由金属线14b电性连接至脚架111b。如图所示，该专利前案是以背对背堆栈的方式将一片芯片附着至另一片芯片上，以达成一多芯片模块的目的。惟该第一芯片10b及该第二芯片12b仍然是以现有的集成电路晶圆的制造方法及传统打线封装方式所制造，并无法改善上述的缺点。请参阅图4，表示为一个美国公告第2003/0160293号专利申请案「Method of connecting core I/O pins to backside chip I/O pads」的结构示意图，其为一种核心输入/输出接脚，连接至芯片背面输入/输出接合焊垫280的方法。如图所示，该集成电路包括一个预先定义功能的区块电路具有若干个输入/输出接脚；以及一芯片背面输入/输出接合焊垫280，经由该集成电路的背面贯穿孔电性连接至每一个输入/输出接脚。惟该芯片上的基板205、组件层215及若干个导电层210仍然是以现有的集成电路晶圆的制造方法所制造，也即是以一层一层方式依序被形成，因此，其制造时间较长，且若其中一层发生错误则整个集成电路将无法使用，因此，并无法改善上述的缺点。
技术实现思路
针对上述习知集成电路制造方法的缺点，本专利技术的目的是提供一种模块化集成电路晶圆制作方法，是将集成电路分成若干个模块，可选择分别在不同场所同时制造，再借由接合技术接合，以节省集成电路的制作时间及成本及改善上述晶圆制造过程中平整度不佳的问题，并提高其生产制作良率的。本专利技术的模块化集成电路，是包括有一块功能性模块(第一模块)，是在一块功能性基板上形成至少一件功能性组件；以及一块导电层模块(第二模块)，是可在导电层基板上，形成有至少一层导电层，并可利用接合技术使该功能性模块的功能性组件与导电层模块的导电层形成电性连接通路，以形成模块化集成电路。此外，还可选择接合另外若干个功能性组件模块或导电层模块以形成功能更强大的模块化集成电路。本专利技术另外一个目的，是提供一种模块化的集成电路，该模块化集成电路可以一完整或部分晶圆方式大量生产，借以形成一个高度功能整合的模块化集成电路。本专利技术又一目的，是可提供该若干个模块，可选择分别在不同家晶圆厂的场所制造，以确保该集成电路中电路布局的机密不易被所委托的晶圆制造厂商所窃取，对保障集成电路设计业者的权益助益非浅。本专利技术还具有另外一个目的，是提供一个集成电路封装方法。该方法是可选择形成一个内篏电极接合栓塞在功能性模块或导电层模块的基板内，经由接合技术接合后，再选择经由研磨、蚀刻及其组合等方式，以使该模块的基板变薄，并使该模块化的集成电路的内篏电极接合栓塞暴露出来，作为该集成电路的外部电极接合榫，用以取代集成电路现有的封装方法。本专利技术的模块化集成电路制作方法，其包括下列步骤形成一块功能性模块(第一模块)于一个第一晶圆制作场所，该功能性模块是在一块功能性基板上形成至少一件功能性组件；形成一块导电层模块(第二模块)于一个第二晶圆制作场所，该导电层模块是在一块导电层基板上形成至少有一层导电层；以及借由接合步骤使该功能性模块及该导电层模块接合，并使该功能性模块上的至少一件功能性组件与该导电层模块上的导电层形成电性连接通路，以形成一个集成电路。此外，还可重复上述的方法制造及接合其它若干个功能性组件模块或导电层模块，以形成功能更强大的模块化集成电路。附图说明图1是一个传统集成电路制造流程的示意图。图2是一个传统集成电路的结构示意图。图3表示本文档来自技高网...

【技术保护点】
一种模块化集成电路制作方法，其包括下列步骤：形成一块功能性模块，其中该功能性模块是可在一块功能性基板上形成至少一件功能性组件；分别形成一块导电层模块，其中导电层模块是可在一块导电层基板形成至少一层导电层；及一个接合步 骤使该功能性模块接合于该导电层模块，并使该功能性模块上的至少一件功能性组件与该导电层模块上的该导电层形成导电通路，以形成一个模块化集成电路。

【技术特征摘要】
1.一种模块化集成电路制作方法，其包括下列步骤形成一块功能性模块，其中该功能性模块是可在一块功能性基板上形成至少一件功能性组件；分别形成一块导电层模块，其中导电层模块是可在一块导电层基板形成至少一层导电层；及一个接合步骤使该功能性模块接合于该导电层模块，并使该功能性模块上的至少一件功能性组件与该导电层模块上的该导电层形成导电通路，以形成一个模块化集成电路。2.如权利要求1所述的模块化集成电路制作方法，其中该功能性组件最好为主动性组件。3.如权利要求1所述的模块化集成电路制作方法，其中该功能性模块是一块基板，其上分别形成有N型、P型金属氧化晶体管，借以形成该功能性组件。4.如权利要求1所述的模块化集成电路制作方法，其中该导电层模块的导电层是选自至少钛、氮化钛、金、银、钼、锰、铝、铜、汞、钨、汞合金、硅晶物、金属硅化物、导电高分子、软性导电性物质及上述的组合物质之一的。5.如权利要求1所述的模块化集成电路制作方法，其中该功能性模块的功能性组件还可包含形成一局部导电层或一个导电栓塞，作为电性连接端。6.如权利要求1所述的模块化集成电路制作方法，其中该导电层是以远离该电性连接端者优先被形成，且该导电层间设置有至少一个贯穿孔，以电性连接各导电层。7.如权利要求1所述的模块化集成电路制作方法，其中该模块接合方法是可选自以完整及部分晶圆方式的接合。8.如权利要求7所述的接合方式，是可选自至少共晶接合(eutecticbonding)、局部接合(localized bonding)、阳极接合(anodic bonding)、粘着接合(adhesive bonding)及低温接合之一或组合方式接合。9.如权利要求1所述的模块化集成电路制作方法，其中该功能性基板、导电层基板还可在其内形成一个内篏电极接合栓塞。10.如权利要求9所述的内篏电极接合栓塞制作方法，是可借由选自化学机械研磨(CMP)、湿蚀刻、电浆倒蚀刻及上述组合方式，使该基板变薄，以利于该内篏电极接合栓塞暴露出来，以作为模块化集成电路的外部电极接合榫。11.一种模块化集成电路，其主要包括一块功能性模块，是在一块功能性基板上形成至少一件功能性组件；一块导电层模块，是在一块导电层基板上形成至少一层导电层，并可接合于所述的功能性模块，以形成电性连接的模块化集成电路。12.如权利要求...

【专利技术属性】
技术研发人员：曾世宪，
申请(专利权)人：曾世宪，
类型：发明
国别省市：71[中国|台湾]