包括页面缓冲电路的存储装置制造方法及图纸

提供了一种包括页面缓冲器的存储装置。存储装置包括：存储单元阵列，所述存储单元阵列包括多个存储单元；以及页面缓冲电路，所述页面缓冲电路包括：在第一水平方向上的页面缓冲单元，所述页面缓冲单元经由位线连接到所述存储单元；以及在所述第一水平方向上的高速缓冲锁存器，所述高速缓冲锁存器对应于所述页面缓冲单元，其中，每个所述页面缓冲单元包括连接到该页面缓冲单元的感测节点的一个或更多个通道晶体管，所述感测节点电连接到相应的位线。包括在每个所述页面缓冲单元中的感测节点和所述组合感测节点通过所述通道晶体管彼此电连接。电连接。电连接。

【技术实现步骤摘要】
包括页面缓冲电路的存储装置
[0001]相关申请的交叉引用
[0002]本申请要求于2020年7月17日在韩国知识产权局提交的韩国专利申请No.10
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2020
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0089163的优先权，其公开内容通过引用整体合并于此。


[0003]本专利技术构思涉及存储装置，更具体地，涉及页面缓冲电路和包括其的存储装置。

技术介绍

[0004]近来，根据信息通信装置的多功能、高性能和小型化，可能需要存储装置的大容量和高集成度。存储装置可以包括用于在存储单元中存储数据或从存储单元输出数据的页面缓冲电路，并且页面缓冲电路可以包括诸如晶体管的半导体器件。由于因存储装置的集成度提高而需要减小页面缓冲电路的尺寸以及发展工艺技术，因此可以减小页面缓冲电路中包括的装置组件的尺寸，相应地，连接到装置组件的布线的布局可能会变得复杂。

技术实现思路

[0005]根据本专利技术构思的一方面，提供了一种存储装置，其包括：存储单元阵列，所述存储单元阵列包括多个存储单元；以及页面缓冲电路，所述页面缓冲电路包括：在第一水平方向上的多个页面缓冲单元，所述多个页面缓冲单元经由多条位线连接到所述存储单元；以及多个高速缓冲锁存器，所述多个高速缓冲锁存器对应于所述多个页面缓冲单元并且在所述第一水平方向上，所述多个高速缓冲锁存器连接到组合感测节点。所述存储装置被配置为：通过所述组合感测节点，将数据从所述多个高速缓冲锁存器传输到所述多个页面缓冲单元或者从所述多个页面缓冲单元传输到所述多个高速缓冲锁存器。所述多个页面缓冲单元中的每个页面缓冲单元包括连接到该页面缓冲单元的感测节点的一个或更多个通道晶体管，所述感测节点电连接到相应的位线。所述多个页面缓冲单元中的每个页面缓冲单元的感测节点和所述组合感测节点通过所述通道晶体管彼此电连接。
[0006]另外，根据本专利技术构思的另一方面，提供了一种存储装置，其包括：第一半导体层，所述第一半导体层包括多个存储单元，所述多个存储单元分别连接到在第一水平方向上延伸的多条位线；以及第二半导体层，所述第二半导体层位于所述第一半导体层的垂直方向上并且包括页面缓冲电路，其中，所述页面缓冲电路包括：主区域，所述主区域包括在所述第一水平方向上的多个页面缓冲单元；以及高速缓冲区域，所述高速缓冲区域在所述第一水平方向上相邻于所述主区域，所述高速缓冲区域包括在所述第一水平方向上的多个高速缓冲锁存器，所述多个高速缓冲锁存器连接到组合感测节点，其中，所述多个页面缓冲单元中的每个页面缓冲单元包括主锁存器以及连接到该页面缓冲单元的感测节点的一个或更多个通道晶体管，所述感测节点电连接到相应的位线，并且其中，包括在所述多个页面缓冲单元中的每个页面缓冲单元中的感测节点和所述组合感测节点通过所述通道晶体管彼此电连接，使得所述多个页面缓冲单元电连接到所述多个高速缓冲锁存器。
[0007]另外，根据本专利技术构思的另一方面，提供了一种存储装置，其包括：存储单元区域，所述存储单元区域包括多个存储单元和第一金属焊盘；以及外围电路区域，所述外围电路区域包括第二金属焊盘，所述外围电路区域经由所述第一金属焊盘和所述第二金属焊盘垂直地连接到所述存储单元区域，其中，所述外围电路区域包括页面缓冲电路，所述页面缓冲电路包括：在第一水平方向上的多个页面缓冲单元，所述多个页面缓冲单元经由多条位线连接到所述存储单元；以及在所述第一水平方向上的多个高速缓冲锁存器，所述多个高速缓冲锁存器分别对应于所述多个页面缓冲单元并且连接到组合感测节点，其中，所述多个页面缓冲单元中的每个页面缓冲单元包括连接到该页面缓冲单元的感测节点的通道晶体管，所述感测节点电连接到相应的位线，并且其中，包括在所述多个页面缓冲单元中的每一者中的所述感测节点和所述组合感测节点通过包括在所述多个页面缓冲单元中的所述通道晶体管彼此电连接。
[0008]另外，根据本专利技术构思的另一方面，提供了一种存储装置，其包括：存储单元阵列，所述存储单元阵列包括多个第一存储单元和多个第二存储单元，所述多个第一存储单元分别连接到在第一水平方向上延伸的多条第一位线，所述多个第二存储单元分别连接到在所述第一水平方向上延伸的多条第二位线；页面缓冲电路，所述页面缓冲电路包括在与所述第一水平方向垂直的第二水平方向上的多个主区域和在所述第二水平方向上的多个高速缓冲区域；以及页面缓冲译码器，所述页面缓冲译码器在所述第一水平方向上相邻于所述页面缓冲电路，所述页面缓冲译码器被配置为生成与来自所述多个第一存储单元和所述多个第二存储单元的失败位数对应的译码器输出信号，其中，所述多个主区域包括：第一主区域，所述第一主区域包括在所述第一水平方向上的多个第一页面缓冲单元，每个第一页面缓冲单元经由所述多条第一位线连接到所述多个第一存储单元，每个第一页面缓冲单元包括连接到该第一页面缓冲单元的感测节点的一个或更多个第一通道晶体管；以及第二主区域，所述第二主区域在所述第二水平方向上相邻于所述第一主区域，所述第二主区域包括在所述第一水平方向上的多个第二页面缓冲单元，每个第二页面缓冲单元经由所述多条第二位线连接到所述多个第二存储单元，每个第二页面缓冲单元包括连接到该第二页面缓冲单元的感测节点的一个或更多个第二通道晶体管，其中，所述多个高速缓冲区域包括：第一高速缓冲区域，所述第一高速缓冲区域包括在所述第一水平方向上并且分别与所述多个第一页面缓冲单元对应的多个第一高速缓冲锁存器，所述多个第一高速缓冲锁存器连接到第一组合感测节点；以及第二高速缓冲区域，所述第二高速缓冲区域在所述第二水平方向上相邻于所述第一高速缓冲区域，所述第二高速缓冲区域包括在所述第一水平方向上并且分别与所述多个第二页面缓冲单元对应的多个第二高速缓冲锁存器，所述多个第二高速缓冲锁存器连接到第二组合感测节点，其中，所述多个第一页面缓冲单元中的每个第一页面缓冲单元的每个感测节点和所述第一组合感测节点通过所述第一通道晶体管彼此电连接，并且其中，所述多个第二页面缓冲单元中的每个第二页面缓冲单元的每个感测节点和所述第二组合感测节点通过所述第二通道晶体管彼此电连接。
[0009]另外，根据本专利技术构思的另一方面，提供了一种页面缓冲电路，其包括：多个页面缓冲单元；以及多个高速缓冲锁存器，所述多个高速缓冲锁存器经由组合感测节点共同地连接到所述多个页面缓冲单元，其中，所述多个页面缓冲单元均包括成对的通道晶体管和连接到所述成对的通道晶体管的感测节点，并且其中，包括在所述多个页面缓冲单元中的
每一者中的每个感测节点线和所述组合感测节点彼此电连接，使得所述多个页面缓冲单元电连接到所述多个高速缓冲锁存器。
附图说明
[0010]通过以下结合附图的详细描述，将更清楚地理解本专利技术构思的实施例，在附图中：
[0011]图1是根据本专利技术构思的实施例的存储装置的框图；
[0012]图2示意性地示出了根据本专利技术构思的实施例的图1的存储装置的结构；
[0013]图3示意性地示出了根据本专利技术构思的实施例的图1中的存储单元阵列；
[0014]图4是根据本专利技术构思的实施例的图3中的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储装置，所述存储装置包括：存储单元阵列，所述存储单元阵列包括多个存储单元；以及页面缓冲电路，所述页面缓冲电路包括：多个页面缓冲单元，所述多个页面缓冲单元在第一水平方向上并且通过多条位线连接到所述存储单元，以及多个高速缓冲锁存器，所述多个高速缓冲锁存器对应于所述多个页面缓冲单元并且在所述第一水平方向上，所述多个高速缓冲锁存器连接到组合感测节点，其中，所述存储装置被配置为：通过所述组合感测节点，将数据从所述多个高速缓冲锁存器传输到所述多个页面缓冲单元或者从所述多个页面缓冲单元传输到所述多个高速缓冲锁存器，其中，所述多个页面缓冲单元中的每个页面缓冲单元包括连接到该页面缓冲单元的感测节点的一个或更多个通道晶体管，所述感测节点电连接到相应的位线，并且其中，所述多个页面缓冲单元中的每个页面缓冲单元的感测节点和所述组合感测节点通过所述通道晶体管彼此电连接。2.根据权利要求1所述的存储装置，其中，所述存储装置进一步被配置为在所述多个页面缓冲单元和所述多个高速缓冲锁存器之间顺序地执行数据传输操作。3.根据权利要求1所述的存储装置，其中，所述存储装置还被配置为在数据感测时段内感测存储在存储单元中的数据，并且其中，所述通道晶体管被配置为在所述数据感测时段内关断，使得包括在所述多个页面缓冲单元中的所述感测节点彼此不电连接。4.根据权利要求1所述的存储装置，其中，所述多个页面缓冲单元包括：第一页面缓冲单元，所述第一页面缓冲单元包括连接在第一感测节点和第一端子之间的第一通道晶体管以及电连接到所述第一感测节点的第一主锁存器；以及第二页面缓冲单元，所述第二页面缓冲单元包括连接到所述第一端子和第二感测节点的第二通道晶体管以及电连接到所述第二感测节点的第二主锁存器，并且其中，所述第一通道晶体管和所述第二通道晶体管被配置为在数据传输时段内导通，使得所述第一感测节点和所述第二感测节点彼此电连接。5.根据权利要求1所述的存储装置，其中，所述多个页面缓冲单元包括：第一页面缓冲单元，所述第一页面缓冲单元包括位于第一端子和第一感测节点之间的第一通道晶体管、位于所述第一感测节点和第二端子之间的第二通道晶体管以及电连接到所述第一感测节点的第一主锁存器；以及第二页面缓冲单元，所述第二页面缓冲单元包括位于所述第二端子和第二感测节点之间的第三通道晶体管、位于所述第二感测节点和第三端子之间的第四通道晶体管以及电连接到所述第二感测节点的第二主锁存器。6.根据权利要求5所述的存储装置，其中，所述第一页面缓冲单元还包括连接在所述第一感测节点和所述第一主锁存器之间的第一晶体管，其中，所述第二页面缓冲单元还包括连接在所述第二感测节点和所述第二主锁存器之间的第二晶体管，并且其中，所述第一晶体管和所述第二晶体管被配置为在数据传输时段内顺序地导通，使
得存储在所述第一主锁存器中的数据和存储在所述第二主锁存器中的数据被顺序地分别传输到所述多个高速缓冲锁存器中的第一高速缓冲锁存器和第二高速缓冲锁存器。7.根据权利要求5所述的存储装置，其中，所述多个高速缓冲锁存器包括：第一高速缓冲锁存器，所述第一高速缓冲锁存器包括第一转储晶体管并且对应于所述第一页面缓冲单元，所述第一转储晶体管被配置为根据第一转储信号被驱动；以及第二高速缓冲锁存器，所述第二高速缓冲锁存器包括第二转储晶体管并且对应于所述第二页面缓冲单元，所述第二转储晶体管被配置为根据第二转储信号被驱动，其中，所述第一转储晶体管和所述第二转储晶体管被配置为在数据传输时段内顺序地导通，使得存储在所述第一主锁存器中的数据和存储在所述第二主锁存器中的数据被顺序地分别传输到所述多个高速缓冲锁存器中的第一高速缓冲锁存器和第二高速缓冲锁存器。8.根据权利要求7所述的存储装置，其中，所述页面缓冲电路还包括预充电晶体管，所述预充电晶体管被配置为对所述第二页面缓冲单元与所述第一高速缓冲锁存器之间的所述组合感测节点进行预充电，并且其中，所述预充电晶体管被配置为在预充电时段内导通并且将所述组合感测节点预充电到预充电电平。9.根据权利要求5所述的存储装置，其中，所述第一通道晶体管、所述第二通道晶体管、所述第三通道晶体管和所述第四通道晶体管被配置为响应于所述第一通道晶体管、所述第二通道晶体管、所述第三通道晶体管和所述第四通道晶体管被导通而彼此串联电连接，使得所述第一感测节点和所述第二感测节点彼此电连接，并且数据从所述多个高速缓冲锁存器之中的第一高速缓冲锁存器传输到所述第一主锁存器或者从所述第一主锁存器传输到所述第一高速缓冲锁存器。10.根据权利要求5所述的存储装...

【专利技术属性】
技术研发人员：曹溶成，姜仁昊，金泰孝，朴曾焕，朴镇宇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：