单一晶体管动态随机存取记忆体记忆胞的制造方法技术

本发明专利技术是有关于一种单一晶体管平面动态随机存取记忆体记忆胞及其制造方法，其具有增进的电荷保存时间与减少的漏电流。此方法至少包括提供一半导体基材，再于半导体基材上形成一闸极介电层。于闸极介电层上形成一平移晶体管结构，此平移晶体管结构相邻于一储存电容结构。于相邻于平移晶体管结构的各一侧形成复数个侧壁间隙壁介电层部分，以包括覆盖平移晶体管结构与储存电容结构间的一空间。形成一部分光阻罩幕覆盖平移晶体管结构，并暴露储存电容结构。进行一ｐ型离子植入与趋入制程，以在储存电容结构下方的半导体基材中形成一ｐ型掺杂通道区。具有减少的寄生漏电流、增进的电荷保存时间以及在操作电压上增进的效能。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件及其制造方法，且特别是有关于单一晶体管动态随机存取记忆体(1T DRAM)记忆胞及其制造方法，其中单一晶体管动态随机存取记忆体具有减少的接面漏电流、次启始漏电流以及串联电阻，以增进包括电荷保存时间(Charge Retention Time)的效能。
技术介绍
动态随机存取记忆体(DRAM)可以使每单位表面积上储存的位元数达到最大值。特别是，单一晶体管动态随机存取记忆体记忆胞包括一连接到字元线(Word Line)的单一金属氧化物半导体(MOS)晶体管，亦称为平移晶体管(Pass Transistor)或存取晶体管(Access Transistor)，而字元线是用来切换平移晶体管的开或关，藉以连结或分离位元线(Bit Line)至储存电容(Storage Capacitor)。当储存电容充电至一预设电压时，记忆胞储存一“1”状态。当储存电容充电至一较低的预设电压时，通常为接地，记忆胞储存一“0”状态。在记忆胞中储存为例如“1”状态的电压，会随着时间，经由不同的漏损过程，衰退至较低的例如为“0”状态电压(例如接地电压)。与静态随机存取记忆体充电过程不同的是，维持动态随机存取记忆体中资讯的唯一方法是经由一“更新”操作，周期性地读取与重写数据。在缩小动态随机存取记忆体记忆胞尺寸时，避免电流漏损与维持记忆胞中电荷保存是极为重要的。许多漏损过程会影响动态随机存取记忆体记忆胞中储存的电荷，包括接面漏电流、平移晶体管临界漏电流、经过储存电容介电层的漏电流、以及其他寄生漏电流路径。尤其是，现有习知的单一晶体管动态随机存取记忆体记忆胞，包括平面储存电容，在需要的记忆胞密度下，电荷保存时间无法满足未来的应用。因此，在动态随机存取记忆体领域中，一直需要去发展一种单一晶体管动态随机存取记忆体元件，具有减少的寄生漏电流、增进的电荷保存时间以及在操作电压上增进的效能。由此可见，上述现有的动态随机存取记忆体在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决态随机存取记忆体存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的动态随机存取记忆体，便成了当前业界极需改进的目标。有鉴于上述现有的动态随机存取记忆体存在的缺陷，本专利技术人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的，能够改进一般现有的动态随机存取记忆体，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本专利技术。
技术实现思路
本专利技术的目的在于，克服现有的动态随机存取记忆体存在的缺陷，而提供一种新型结构的，所要解决的技术问题是使其提供一种单一晶体管动态随机存取记忆体元件，具有减少的寄生漏电流、增进的电荷保存时间以及在操作电压上增进的效能，克服现有习知的其他缺点与缺陷。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种单一晶体管平面动态随机存取记忆体(DRAM)元件，至少包括一半导体基材；一闸极介电层位于该半导体基材上；一平移晶体管结构与相邻的一储存电容结构位于该闸极介电层上；复数个侧壁间隙壁介电层部分相邻于该平移晶体管结构的各一侧，以包括覆盖该平移晶体管结构与该储存电容结构间的一空间；以及一p型掺杂通道区于该半导体基材中，且该p型掺杂通道区位于该储存电容结构的下方。本专利技术的目的及解决其技术问题还采用以下技术措施来进一步实现。前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，更至少包括复数个自行对准硅化物区位于一位元线平台区上，其中该位元线平台区相邻于该平移晶体管结构与该储存电容结构。前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，其中所述的平移晶体管结构与该储存电容结构至少包括一记忆胞，形成于一p型掺杂硅基材的一n型井掺杂区上。前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，更包括复数个第二p型掺杂区相邻于该平移晶体管结构的各一侧，该些第二p型掺杂区至少包括一掺杂浓度相对较高的位元线平台区与一掺杂浓度相对较低的区域，该位元线平台区与该区域位于该平移晶体管结构与该储存电容结构间的一空间的下方。前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，其中所述的p型掺杂通道区至少包括硼，该p型掺杂通道区具有一约100埃至约800埃的深度。前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，其中所述的p型掺杂通道区横向延伸至一区域，该区域位于该平移晶体管结构与该储存电容结构间的空间的下方。前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，其中所述的平移晶体管结构与该储存电容结构至少包括一记忆胞，形成于一p型掺杂硅基材的一n型井掺杂区上。前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，其中所述的p型掺杂通道区为经由p型离子植入所形成，该p型离子植入至少包括硼，且以大于约10KeV的植入能量进行。本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本专利技术提出的一种形成一单一晶体管平面动态随机存取记忆体元件的方法，其中该单一晶体管平面动态随机存取记忆体元件具有增进的电荷保存时间，其中所述的方法至少包括提供一半导体基材；于该半导体基材上形成一闸极介电层；于该闸极介电层上形成一平移晶体管结构，该平移晶体管结构相邻于一储存电容结构；于相邻于该平移晶体管结构的各一侧形成复数个侧壁间隙壁介电层部分，以包括覆盖该平移晶体管结构与该储存电容结构间的一空间；形成一部分光阻罩幕覆盖该平移晶体管结构，并暴露该储存电容结构；以及进行一p型离子植入与趋入制程，以在该储存电容结构下方的半导体基材中形成一p型掺杂通道区。本专利技术的目的及解决其技术问题还采用以下技术措施来进一步实现。前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，更至少包括于一位元线平台区上形成复数个自行对准硅化物区的步骤，其中该位元线平台区相邻于该平移晶体管结构与该储存电容结构。前述的单一晶体管平面动态随机存取记忆体(DRAM)元件，其中所述的p型离子植入至少包括硼，进行该p型离子植入的步骤以大于约10KeV的植入能量进行。借由上述技术方案，本专利技术至少具有下列优点 本专利技术的单一晶体管动态随机存取记忆体记忆胞具有减少的寄生漏电流、增进的电荷保存时间以及在操作电压上增进的效能，克服现有习知的其他缺点与缺陷。综上所述，本专利技术特殊的，其具有上述诸多的优点及实用价值，并在同类产品及方法制造方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、制造方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的动态随机存取记忆体记忆胞具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容子以实施，并且为了让本专利技术的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。附图说明图1A至图本文档来自技高网...

【技术保护点】
一种单一晶体管平面动态随机存取记忆体（ＤＲＡＭ）元件，其特征在于其至少包括：　　　　一半导体基材；　　　　一闸极介电层位于该半导体基材上；　　　　一平移晶体管结构与相邻的一储存电容结构位于该闸极介电层上；　　　　复数个侧壁间隙壁介电层部分相邻于该平移晶体管结构的各一侧，以包括覆盖该平移晶体管结构与该储存电容结构间的一空间；以及　　　　一ｐ型掺杂通道区于该半导体基材中，且该ｐ型掺杂通道区位于该储存电容结构的下方。

【技术特征摘要】
US 2004-7-31 10/903,0841.一种单一晶体管平面动态随机存取记忆体(DRAM)元件，其特征在于其至少包括一半导体基材；一闸极介电层位于该半导体基材上；一平移晶体管结构与相邻的一储存电容结构位于该闸极介电层上；复数个侧壁间隙壁介电层部分相邻于该平移晶体管结构的各一侧，以包括覆盖该平移晶体管结构与该储存电容结构间的一空间；以及一p型掺杂通道区于该半导体基材中，且该p型掺杂通道区位于该储存电容结构的下方。2.根据权利要求1所述的单一晶体管平面动态随机存取记忆体元件，其特征在于其更至少包括复数个自行对准硅化物区位于一位元线平台区上，其中该位元线平台区相邻于该平移晶体管结构与该储存电容结构。3.根据权利要求1所述的单一晶体管平面动态随机存取记忆体元件，其特征在于其中所述的平移晶体管结构与该储存电容结构至少包括一记忆胞，形成于一p型掺杂硅基材的一n型井掺杂区上。4.根据权利要求1所述的单一晶体管平面动态随机存取记忆体元件，其特征在于其更包括复数个第二p型掺杂区相邻于该平移晶体管结构的各一侧，该些第二p型掺杂区至少包括一掺杂浓度相对较高的位元线平台区与一掺杂浓度相对较低的区域，该位元线平台区与该区域位于该平移晶体管结构与该储存电容结构间的一空间的下方。5.根据权利要求1所述的单一晶体管平面动态随机存取记忆体元件，其特征在于其中所述的p型掺杂通道区至少包括硼，该p型掺杂通道区具有一约100埃至约800埃的深度。6.根据权利要求1所述的单一晶体管平面动态随机存取...

【专利技术属性】
技术研发人员：黄智睦，金明铸，张沄，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]