存储器阵列的逻辑结构制造技术

本发明专利技术的一个方面是存储器阵列的逻辑结构。所述逻辑结构包括：设置成行列结构的多个存储器阵列［４０５］；与多个存储器阵列［４０５］连接的控制器；以及与控制器连接的至少一根电源线［４１０］、至少一根读出线［４４０］和至少一根地址线［４２０］，其中，把从控制器到至少一根电源线［４１０］、至少一根读出线［４４０］和至少一根地址线［４２０］的连接数目减至最少。

【技术实现步骤摘要】

本专利技术一般涉及半导体存储装置领域，更准确地说，涉及存储器阵列的逻辑结构。
技术介绍
在半导体加工工业中，当前出现了一种将现有器件结构按比例缩小，并制造更小结构的明显趋势。这种加工通常称为微加工。微加工具有重要影响的一个领域就是微电子领域。特别是，微电子结构的按比例缩小一般可以降低成本、提高性能、压缩功率损耗，在给定尺寸的情况下能包含更多元件。虽然微加工在电子工业已经广泛应用，但是也应用到诸如生物技术、光学、机械系统、传感装置和反应器等其它应用中。微加工可以应用于加工固定的廉价稳定的存储器(PIRM)阵列。PIRM是一种极低成本的档案库固态存储器，它用于数字摄影、数字音频和其它应用。从加工的前景看，PIRM包括夹在具有图案的顶部金属层和具有图案的底部金属层之间的一系列半导体和其它薄膜。其中，这些金属层横向形成双端对器件。PIRM配置一般包括多层，每一层都包括大量存储器阵列。有几个理由说明为什么PIRM配置的每一层中需要大量存储器阵列。一个优点是，对于确定的最小特征尺寸，每一层阵列的数量越大，每一个阵列就越小。由于不需要同时对所有阵列供电，较小的阵列功率损耗较小。而且，较小阵列具有较小的电容，较小的电容可以转换成较高的速度。每一层具有大量阵列的另一个优点与缺陷管理有关。为了使PIRM阵列获得低的成本，阵列必须容许加工缺陷。通过将每一个PIRM层分割成大量阵列，就能方便地实行允许缺陷管理策略，从而把使存储器不能修复的加工缺陷的数量减至最少。然而，将每一个PIRM层分割成大量较小阵列的问题是需要进行大量连接。如果从一个控制芯片到每一个阵列都要进行独立连接，那么需要连接的数量大致与阵列的数目成正比。这是因为寻址具有对数效应，不管阵列的尺寸如何，它几乎要进行与地址线相同数目的连接。例如，如果一个1.7GB的PIRM被分割成12800个与控制器芯片独立连接的阵列，那么就需要371000个连接。如果相同的1.7GB的PIRM被分成与控制器芯片独立连接的128个阵列，那么，就需要4480根地址线。这些例子中的任一个都是可行的。不仅与控制器管芯的连接数目要限制，而且层与层的内连密度和附加的部线密度也不能太高。因此，PIRM的结构要求PIRM生产过程不受上述缺点的影响。结构应该是简单、低成本并能方便地适合现有技术。本专利技术针对这些需求。
技术实现思路
本专利技术的一个方面就是存储器阵列的逻辑结构。所述逻辑结构包括设置成行列结构的多个存储器阵列；与所述多个存储器阵列连接的控制器；以及与所述控制器连接的至少一根电源线、至少一根读出线和至少一根地址线，其中，把从控制器到至少一根电源线、至少一根读出线和至少一根地址线的连接减至最少。从以下结合举例说明本专利技术原理的附图进行的详细说明，将明白本专利技术的其它方面和优点。附图说明图1示出说明由加到行和列电源的电压(其它电源线是断开的)产生的功率消耗的示意图。图2示出说明正电压加到行电源、读出线和行地址线被正向偏置、而所有其它线都断开的状态的示意图。图3示出说明负电压加到行地址和读出线、正电压加到列地址线、而所有其它线都断开的状态的示意图。图4示出根据本专利技术实施例的存储器阵列的逻辑结构。图5示出说明根据本专利技术实施例的超级阵列中每个区域配置的示意图。图6示出总引线数目与每一个超级阵列的阵列数目的关系的图形表示。图7示出读出功率与每一个超级阵列的阵列数目的关系的图形表示。图8示出数据传送速率与每一个超级阵列的阵列数目的关系的图形表示。具体实施例方式本专利技术涉及存储器阵列的逻辑结构。以下说明使本专业的普通技术人员能够理解和应用本专利技术，并提供专利申请内容及其要求。对本专业的技术人员来说，对实施例和一般原理及这里所述特征的各种修改将是显而易见的。因此，本专利技术没有局限于所示的这些实施例，而且将给于与这里所述原理和特征一致的最宽范围。正如用于说明目的的附图所示，公开了一种存储器阵列的逻辑结构。各种实施例包括一种可行的方法，所述方法利用合适数量的内连把大量阵列互连到控制器芯片，同时避免高功率消耗、大区域的反向偏置二极管、以及由大量未选中元件的漏泄电流引起的低选择性。所述方法利用通过以下方法引入存储器电路的不对称性利用单面读出并且使用地址、电源和读出线的水平、垂直和对角线条纹(striping)的组合来分隔系统。简化所述公开的实施例的意见是，并不是逻辑结构中的所有阵列都需要同时与控制器芯片连接。由于不是逻辑结构中的所有阵列都需要同时与控制器芯片连接，因此能够间歇地使某些阵列不工作。因此，虽然不必去除所有连接来使阵列不工作，但是要避免某些组合。图1示出说明由加到行和列电源的电压(其它电源线是断开的)产生的功率消耗的示意图。图1示出以下元件工作二极管110；行读出/写入禁止二极管115；行地址二极管120、125、130；存储器元件135；列地址二极管140、145、150和降压二极管155。图1示出的电流从行电源160流向列电源165。这种配置使整个存储器阵列为正向偏置，并导致大的功率损耗。图2示出说明正电压加到行电源并且电压加到行地址和读出线使得这些二极管被正偏置的情况的示意图。在这种情况下，电流并未流过存储器阵列，但是在地址逻辑电路中仍然消耗功率。图2中虽然未画出，但是存在具有列地址和列电源线的模拟状态。此外，在这种情况下，通过读出线接入大电流，所述大电流会把来自与同一读出线连接的有效阵列的信号淹没(swamp out)。图3示出说明行地址和读出线以及列地址线被加电的状态的示意图。在这种情况下，整个存储器阵列被反向偏置。虽然这种情况不象其它情况那样严重，但是如果二极管的整流不够的话，它仍然能够导致过多的功率损耗。另外，通过读出二极管泄出的漏泄电流可能使与同一读出线连接的有效阵列的信号失真。在递减量方面，可以按照功能把所述逻辑结构中每一个阵列的大量连接分为地址线、电源线和读出线。因此，内连策略的重要目的是使用最少量地址线组，或者，在不生成图1-3所述的任何不必要的内连情况下，把最大数目的阵列连接到每一个地址总线。在以下说明中，假设在”超级阵列”中有”K”个存储器阵列。这些存储器阵列被排列成”R”个超级阵列的列和”Q”个超级阵列的行。由于行地址总线和读出线具有与其它电源和地址线相同的不必要的内连，因此行地址总线和读出线被一起选定路由。因此，只要避免了其中一个的不好的状态，也就可以避免其中另一个的不好的状态。在总量为Q根地址总线和读出线的超级阵列中，每一行中存在一个地址总线和一个读出线，其中，每一根行地址总线和读出线连接到R个阵列。类似地，存在Q根列地址总线，其中每一根连接到R个阵列。在列地址总线的情况下，每隔Q-1个的阵列的列被连接到同一列地址总线。关于电源线，对于每一个超级阵列的列，存在一根行电源线，并且存在相同数目的列电源线。每一根列电源线都沿着对角线等连接到存储器阵列，使得每一根列电源线连接到每一个超级阵列的行中的一个存储器阵列，没有两个与列电源线连接的存储器阵列共享所述相同的列地址总线。图4示出根据实施例的存储器阵列的逻辑结构400。逻辑结构400基本上是一个矩形”超级阵列”，它包括存储器阵列405；列电源线410；列地址总线420；行地址总线430；读出线440和行电源线450。图4描绘的超级阵列本文档来自技高网...

【技术保护点】
一种存储器阵列的逻辑结构，它包括：设置成行列结构的多个存储器阵列（４０５）；连接到所述多个存储器阵列（４０５）的控制器；以及连接到所述控制器的至少一根电源线（４１０）、至少一根读出线（４４０）和至少一根地址线（４２０ ），其中，把从所述控制器到所述至少一根电源线（４１０）、所述至少一根读出线（４４０）和所述至少一根地址线（４２０）的连接的数目减至最少。

【技术特征摘要】
US 2004-7-21 10/8961631.一种存储器阵列的逻辑结构，它包括设置成行列结构的多个存储器阵列(405)；连接到所述多个存储器阵列(405)的控制器；以及连接到所述控制器的至少一根电源线(410)、至少一根读出线(440)和至少一根地址线(420)，其中，把从所述控制器到所述至少一根电源线(410)、所述至少一根读出线(440)和所述至少一根地址线(420)的连接的数目减至最少。2.如权利要求1所述的逻辑结构，其中，所述至少一根电源线(440)包括列电源线(440)和行电源线(450)。3.如权利要求1所述的逻辑结构，其中，所述至少一根地址线(420)包括列地址线(420)和一根行地址线(430)。4.如权利要求1所述的逻辑结构，其中，每一个存储器阵列(405)包括存储元件(525)和至少一个二极管(520)。5.如权利要求1所述的逻辑结构，其中，所述至少一根读出线(440)与所述行列配置中的行相关联。6.如权利要求2所述的逻辑结构，其中还包括至少一根列地址总线(420)，其中，每一根列电源线[4...

【专利技术属性】
技术研发人员：CP陶西格，RE埃尔德尔，H罗，
申请(专利权)人：惠普开发有限公司，
类型：发明
国别省市：US[美国]