半导体器件制造技术

一种半导体器件，包含相对介电常数低于３．５的低介电常数膜，具有一个或一个以上的在平面上观察成闭环形状的水分遮挡壁，即密封环（１２３），密封环（１２３）中的至少一个包含有在芯片角（４）附近成为向内凸形状的密封环凸部（１０）。

【技术实现步骤摘要】

本专利技术涉及包含低介电常数膜的半导体器件。
技术介绍
由于半导体器件的微细化进展，铜布线的寄生电容变为与晶体管的输入输出电容同等的大小，成为元件动作的高速化的障碍。因此，正在积极研究引入比以往的氧化硅(SiO2，相对介电常数k4)的相对介电常数还低的绝缘膜。可是如果相对介电常数k减小，绝缘膜的机械强度恶化。以下，在本专利技术中，把相对介电常数k小于3.5的膜称作“低介电常数膜”。在半导体器件封装后的热循环试验中，由于使温度例如从-65℃到150℃变化，所以低介电常数膜从树脂部分受到应力，结果有低介电常数膜剥离了的情况。低介电常数膜的机械强度越弱，剥离变得越显著。此外，如果按场所而言，则在应力集中的芯片角附近剥离显著。一般，半导体器件的芯片如果在内部浸入水分，则器件的工作特性恶化，所以为了防止来自芯片外周侧面的水分浸入，形成称作密封环(也称作“保护环”)的图案。密封环如此设置，即，把芯片内使用的接触、布线等金属部分在上下方向排列，用金属的沟状结构把各层之间连接起来，构成如金属壁那样的结构；该结构在平面上观察为闭环状。在平面上观察，密封环从芯片的外周隔开一定间隔，成为沿着外周的四边形。如上所述，如果低介电常数膜由于从树脂受到的应力而破坏，则裂缝进展，到达密封环。如果裂缝到达密封环，密封环就容易破坏。如果密封环破坏，水分就浸入芯片内部，在器件的动作中引起障碍。在极端的例子中，裂缝进展500μm，有时直接切断芯片内部的布线。为了防止裂缝破坏密封环，提出有几种技术。例如，在美国专利US6,365,958B1号中公开了格子布线在上下方向重叠配置多层，把结构为上下相邻的格子布线用由金属构成的通孔连接的构件作为阻止裂缝进展的牺牲图案配置在比密封环更外侧的技术。在美国专利US5,572,067号中公开了把与从芯片的角部到中心的方向平行的下层布线和与它垂直的方向的上层布线交叉，并且彼此通过通孔连接的牺牲角结构配置在芯片角部的技术。在美国专利申请US2004/0002198A1号中公开了使用非四边形的密封环，并且在密封环的芯片角部，把下层布线和上层布线连接为格子状的虚设的金属图案配置在密封环两侧。在特开2004-172169号公报中公开了把通过通孔连接下层布线和上层布线的增强图案或由铜构成的壁状增强图案配置在芯片的角部附近。即使通过上述分别提出的技术，在芯片角附近配置由牺牲图案构成的构造，也无法充分防止由裂缝破坏密封环。此外，如果牺牲图案过大，也存在用于配置电路等的面积变窄的问题。
技术实现思路
本专利技术的目的在于提供能更高效、有力地防止裂缝引起的密封环破坏的半导体器件。为了实现上述目的，本专利技术的半导体器件包含相对介电常数低于3.5的低介电常数膜，具有一个或一个以上的、在平面上观察为闭环形的水分遮挡壁，即密封环，密封环中的至少一个包含在芯片角附近向内成为凸状的密封环凸部。从与附图关联理解的关于本专利技术的以下的详细说明，本专利技术的所述和其他目的、特征、方面和优点会变得更加清楚。附图说明图1是为了说明专利技术者们所发现的裂缝的进展状态而表示的半导体器件的局部剖视图。图2是为了说明专利技术者们所发现的裂缝的进展状态而表示的半导体器件的局部平面图。图3是专利技术者们发现的裂缝的性质的第一说明图。图4是专利技术者们发现的裂缝的性质的第二说明图。图5是基于本专利技术的实施例1的半导体器件的局部平面图。图6是基于本专利技术的实施例1的半导体器件的局部剖视图。图7是基于本专利技术的实施例1的半导体器件的另一例的局部剖视图。图8是基于本专利技术的实施例1的半导体器件的又一例的局部平面图。图9是基于本专利技术的实施例2的半导体器件的局部平面图。图10是基于本专利技术的实施例3的半导体器件的局部平面图。图11是基于本专利技术的实施例4的半导体器件的局部平面图。图12是基于本专利技术的实施例5的半导体器件的局部平面图。图13是基于本专利技术的实施例6的半导体器件的局部平面图。具体实施例方式首先，在进行本专利技术之前，本专利技术者们详细验证了裂缝是怎样发生的。参照图1、图2说明该验证结果所表明的实际的裂缝的发生状态。图1给出了半导体器件的芯片角附近的剖视图。在半导体器件100的上方层叠氧化硅膜101、碳氮化硅膜102、氧化硅膜103、碳氮化硅膜104a、低介电常数膜105a、碳氮化硅膜104b、低介电常数膜105b、碳氮化硅膜104c、低介电常数膜105c、碳氮化硅膜104d、氧化硅膜106、碳氮化硅膜104e、氧化硅膜107a、氧化硅膜107b、氮化硅膜108。贯通氧化硅膜101地配置接触110。在氧化硅膜101的上方配置铜布线111。设置层间连接部分112，以便贯通低介电常数膜105a，从上面与铜布线111连接。在层间连接部分112的上方，配置埋入在低介电常数膜105a中的铜布线113。再向上重复同样的步骤，按顺序层叠配置层间连接部分114、铜布线115、层间连接部分116、铜布线117。设置层间连接部分118贯通氧化硅膜106，从上面与铜布线117连接。在层间连接部分118的上方，配置埋入氧化硅膜中的铜布线119。贯通氧化硅膜107a地设置层间连接部分120，从上面与铜布线119连接。铝布线121配置在氧化硅膜107a的上方，由氧化硅膜107b覆盖。在接近芯片边缘的地方设置穿透氧化硅膜107b和氮化硅膜108的防止氮化硅膜剥离的沟122。从接触110到铝布线121成为壁状，构成用于防止水分浸入的密封环123。在热循环试验中，由于上方覆盖的树脂(未图示)的收缩拉拽，产生在箭头2方向的作用力。低介电常数膜的机械强度弱，所以从芯片角部为起点产生裂缝1。专利技术者们详细研究了低介电常数膜的裂缝，结果发现以下事实。首先，裂缝1容易在低介电常数膜的下方的界面处发生。专利技术者们还发现裂缝1在多个低介电常数膜中位于最下方的低介电常数膜中发生的概率最高。第二，明确了在平面上观察到的裂缝进展时的形状的实际形态。图2表示该半导体器件的平面图。过去都认为以芯片角4为起点的裂缝的前沿在对夹着芯片角4的2条边分别成45度角度的直线22的状态下，在箭头20的方向上进展，但是专利技术者们发现实际上裂缝的前沿不是单纯的直线，而是在箭头21的方向上，从折线24a的向折线24b扩展。第三，知道了裂缝不仅如图3所示发生在低介电常数膜105a的下方的界面处，原封不动地沿着该界面前进，而且还如图4所示，当进展的前方碰到完全遮盖住低介电常数膜105a的铜布线111时，会越过铜布线111的上方，沿着低介电常数膜105b进展。根据这些见解，得到了本专利技术。(实施例1)参照图5、图6，说明本专利技术实施例1的半导体器件。该半导体器件是包含相对介电常数低于3.5的低介电常数膜105a、105b、105c的半导体器件，具有1个以上在平面上观察为闭环形的水分遮挡壁，即密封环123。密封环123中的至少一个包含芯片角4附近呈向内凸形状的密封环凸部10。密封环凸部10只要在芯片角4附近呈向内凸出形状就能取得基本效果，但是这里作为更优选的结构，是具有与夹着芯片角4的两个芯片侧边5、6几乎成相等的角度、且与芯片角4相对的密封环斜边9。密封环凸部10只要具有密封环斜边9就能取得基本效果，但是这里作为更优选的结构，是分别具有与夹着芯片角4的两个芯片侧边5、6平行的第一边7和第二边8本文档来自技高网...

【技术保护点】
一种半导体器件，包含相对介电常数低于３．５的低介电常数膜，其特征是：具有一个或一个以上的、在平面上观察成闭环形状的水分遮挡壁的密封环；所述密封环中的至少一个包含有在芯片角附近成为向内凸形状的密封环凸部。

【技术特征摘要】
JP 2004-9-10 2004-2640141.一种半导体器件，包含相对介电常数低于3.5的低介电常数膜，其特征是具有一个或一个以上的、在平面上观察成闭环形状的水分遮挡壁的密封环；所述密封环中的至少一个包含有在芯片角附近成为向内凸形状的密封环凸部。2.根据权利要求1所述的半导体器件，其特征是所述密封环凸部具有相对于夹着所述芯片角的两个芯片的侧边几乎成相等的角度、且与所述芯片角相对的密封环斜边。3.根据权利要求2所述的半导体器件，其特征是所述密封环凸部具有分别与夹着所述芯片角的两个芯片的侧边平行的第一边和第二边。4.根据权利要求1所述的半导体器件，其特征是从芯片中心观察，在比所述密封环凸部更外侧设置用于防止裂缝进展的壁状构造物的牺牲图案。5.根据权利要求4所述的半导体器件，其特征是所述牺牲图案具有相对于夹着所述芯片角的两个芯片的侧边几乎成相等的角度、且与所述芯片角相对的牺牲图案斜边。6.根据权利要求4所述的半导体器件，其特征是所述牺牲图案是闭环状的牺牲图案。7.根据权利要求4所述的半导体器件，其特征是具有包含多个所述牺牲图案的牺牲图案群。8.根据权利要求7所述的半导体器件，其特征是所述牺牲图案群中包含的多个牺牲图案分别具有相对于夹着所述芯片角的两个芯片的侧边几乎成相等的角度、并与所述芯片角相对的牺牲图案斜边。9.根据权利要求8所述的半导体器件，其...

【专利技术属性】
技术研发人员：古泽健志，三浦典子，后藤欣哉，松浦正纯，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]