非易失性存储装置中形成栅电极的方法制造方法及图纸

本发明专利技术公开一种形成非易失性存储装置的栅电极的方法。根据本发明专利技术，在用于确定栅电极的栅电极蚀刻工艺中，该蚀刻步骤是通过选择性添加含碳附加气体来执行的。其可防止在蚀刻浮动栅时在控制栅的侧壁上形成底切。因此可形成具有垂直轮廓的栅电极。

【技术实现步骤摘要】

本专利技术涉及在，尤其是涉及，其中其可防止在用于确定栅电极的蚀刻栅电极的工艺中在控制栅中形成底切。
技术介绍
非易失性存储装置(NVM)，例如EPROM(可抹除可编程只读存储器)、EEPROM(电子可抹除可编程只读存储器)和闪存，通常包含其中叠置两个电极的栅电极。一般来说，设置于较低层的电极称为‘浮动栅(floating gate)’，而设置于较高层的电极称为‘控制栅’。此外，用于使程序化电子储存于浮动栅中的多晶硅间氧化(IPO)膜(在下文中称为‘介电膜’)被插入浮动栅和控制栅之间。现在将参照图9和图10说明用于形成构造如上的非易失性存储装置的栅电极的方法。图9和图10是说明现有技术中形成非易失性存储装置的栅电极的方法的截面图。参照图9和图10，在半导体衬底10上依次沉积隧道氧化膜(tunnel oxidefilm)11、浮动栅12、介电膜13、控制栅14、硅化钨层15以及硬掩模16。然后执行利用供栅电极构图的掩模的蚀刻工艺，以首先对硬掩模16构成图案。去除供栅电极构图的掩模。随后，执行使用该被构成图案的硬掩模16作为蚀刻掩模的蚀刻工艺，以依次对硅化钨层15、控制栅14、介电膜13、浮动栅12以及隧道氧化膜11构成图案。然而，在图案化栅电极的工艺中，当在图案化控制栅14之后对介电膜13和浮动栅12构成图案时，控制栅14中会产生底切(参见图10中的‘A’)。在控制栅14中产生底切的原因是当对介电膜13和浮动栅12构成图案时，控制栅14的侧壁会被蚀刻气体损坏。如果这样在控制栅14中产生底切，则栅电极的临界尺寸比C/B会降低。从而，在用以补偿在对栅电极构成图案后受损部分的氧化栅电极的工艺中，在介电膜13中会严重产生莞尔现象(smiling phenomenon)。因此，产生介电膜13的厚度增加的现象。此时，栅电极的临界尺寸比C/B是控制栅的临界尺寸C与浮动栅的临界尺寸B的比例。因此，从装置特性来看，会产生程序速度变慢的问题。
技术实现思路
从而，鉴于上述问题作出了本专利技术，且本专利技术的目的是提供形成非易失性存储装置中的栅电极的方法，其中可防止在用于确定栅电极的栅电极蚀刻工艺中在控制栅中形成底切。为了达到上述目的，根据本专利技术，提供了一种形成非易失性存储装置的栅电极的方法，该方法包括步骤提供半导体衬底，其中形成隧道氧化膜、作为浮动栅的第一多晶硅膜、介电膜以及作为控制栅的第二多晶硅膜；执行第一蚀刻工艺，其中将含碳附加气体添加于主要蚀刻气体中，从而对部分该第二多晶硅膜、该介电膜和该第一多晶硅膜构成图案；以及阻断附加气体的供应，并且然后执行仅使用主要蚀刻气体的第二蚀刻工艺，由此对第一多晶硅膜和保持未被构成图案的隧道氧化膜构成图案。附图说明图1是说明根据本专利技术优选实施例用以形成非易失性存储装置的栅电极的方法的电路图；图2是示出图1中非易失性存储装置的平面图；图3是示出沿图2中线A-A的非易失性存储装置的截面图；图4至图8是示出沿图2中线B-B的非易失性存储装置的截面图；以及图9和图10是说明现有技术中形成非易失性存储装置的栅电极方法的截面图。具体实施例方式现在将参照附图说明根据本专利技术的优选实施例。由于为了使本领域技术人员能够了解本专利技术而提出优选实施例，它们可以按各种不同的方式加以修改，并且本专利技术的范围并不局限于稍后所述的优选实施例。图1是用于说明根据本专利技术优选实施例用以形成非易失性存储装置的栅电极的方法的电路图。图2是示出图1中非易失性存储装置的平面图。图3是示出沿着图2中线A-A的非易失性存储装置的截面图。图4至图8是示出沿着图2中线B-B的非易失性存储装置的截面图。在本专利技术中，示出了NAND闪存装置以便于说明。此外，相同附图标记用于表示相同或相似部件。参照图1、2、3和4，提供由预处理清洁工艺加以清洁的半导体衬底110。该预处理清洁工艺可在以DHF(稀释的HF)清洁半导体衬底后使用SC-1(NH4OH/H2O2/H2O)来执行，或者可在以BOE(缓冲氧化物蚀刻剂)清洁半导体衬底后使用SC-1来执行。随后，在半导体衬底110上形成筛氧化膜(screen oxide film)(未显示)。该筛氧化膜用于防止半导体衬底110的表面在作为后续工艺执行的阱离子注入工艺(wetl ion implant process)或阈值电压离子注入工艺中受损。此时，为了在半导体衬底110中形成阱区域而执行阱离子注入工艺，并为了控制阈值电压而执行阈值电压离子注入工艺。随后，执行阱离子注入工艺和阈值电压离子注入工艺。从而，在半导体衬底110中形成阱区域(未显示)。此时，该阱区域可形成为具有三重结构(triple structure)。然后在半导体衬底110上形成隧道氧化膜111。此时，可通过在750℃到800℃范围的一温度下经由湿氧化工艺形成纯氧化膜，然后在900℃到910℃范围的一温度下使用N2气体在纯氧化膜上执行退火工艺20至30分钟来形成隧道氧化膜111。在形成纯氧化膜后在该纯氧化膜上使用N2气体执行退火工艺的原因是，为了最小化隧道氧化膜111和半导体衬底110表面间的缺陷密度。为形成隔离膜112，通过自对准浅沟槽隔离(SelfAligned Shallow TrenchIsolation，SASTI)工艺在隧道氧化膜111上沉积多晶硅膜(未显示)(下文中称为‘第一多晶硅膜’)。然而在此情况中，在本专利技术的优选实施例中，隔离膜112可由STI工艺代替SASTI工艺而形成。同时，第一多晶硅膜可通过沉积低抗氧化特性的非掺杂非晶硅膜或低浓度的掺杂非晶硅膜来形成。在第一多晶硅膜上沉积氮化膜基的覆盖层(未显示)。此时，考虑到随后化学机械抛光(CMP)工艺中的凹陷，优选充分厚地沉积覆盖层。覆盖层用于在随后的CMP工艺中保护第一多晶硅膜。随后，通过光刻工艺的方式蚀刻覆盖层、第一多晶硅膜、隧道氧化膜111和部分该半导体衬底110，从而形成沟槽(未显示)。从而，确定场区域和有源区域。接着，可在形成沟槽的整个表面上实施氧化工艺，以在沟槽的内侧、隧道氧化膜111和第一多晶硅膜上形成阱氧化膜(未显示)。此时，可在800℃到900℃范围的一温度下执行该氧化工艺，以防止第一多晶硅膜的再结晶，且可执行该氧化工艺，以相对于监控晶片指标(monitoring wafer target)形成厚度为30至100的阱氧化膜。执行该氧化工艺的原因是补偿在用于形成沟槽的蚀刻工艺中受到损坏的沟槽中的侧壁。此外，为了使沟槽环绕的顶部/底部边缘部分的轮廓圆滑并缩小有源区域中的临界尺寸(CD)，而执行该氧化工艺。然后将作为隔离膜的绝缘膜沉积在形成沟槽的整个表面上，从而间隙填充(gap-filled)沟槽。此时，作为隔离膜的绝缘膜采用高密度等离子体(HDP)氧化膜。该HDP氧化膜具有良好的沟槽间隙填充特性。包括HDP氧化膜的整个表面通过使用覆盖层作为蚀刻停止层(etch-stoplayer)的CMP加以抛光。随后，通过使用磷酸(H3PO4)的蚀刻工艺剥离该覆盖层。然后将作为浮动栅的多晶硅膜113(在下文中称为‘第二多晶硅膜’)沉积于已剥离覆盖层的整个表面。此时，可使用低抗氧化特性的非掺杂非晶硅膜或者低浓度的掺杂非晶硅膜来沉积第二多晶硅膜113。此时，可通过使用SiH4气体的低压化本文档来自技高网...

【技术保护点】
一种形成非易失性存储装置的栅电极的方法，包括以下步骤：（ａ）提供半导体衬底，其中形成隧道氧化膜、作为浮动栅的第一多晶硅膜、介电膜以及作为控制栅的第二多晶硅膜；（ｂ）执行第一蚀刻工艺，其中将含碳附加气体添加于主要蚀刻气体中，从 而对部分该第二多晶硅膜、该介电膜和该第一多晶硅膜构成图案；及（ｃ）阻断附加气体的供应，并且然后执行仅使用主要蚀刻气体的第二蚀刻工艺，由此对第一多晶硅膜和保持未被构成图案的隧道氧化膜构成图案。

【技术特征摘要】
KR 2004-9-15 0073679/041.一种形成非易失性存储装置的栅电极的方法，包括以下步骤(a)提供半导体衬底，其中形成隧道氧化膜、作为浮动栅的第一多晶硅膜、介电膜以及作为控制栅的第二多晶硅膜；(b)执行第一蚀刻工艺，其中将含碳附加气体添加于主要蚀刻气体中，从而对部分该第二多晶硅膜、该介电膜和该第一多晶硅膜构成图案；及(c)阻断附加气体的供应，并且然后执行仅使用主要蚀刻气体的第二蚀刻工艺，由此对第一多晶硅膜和保持未被构成图案的隧道氧化膜构成图案。2.如权利要求1所述的方法，其中该主要蚀刻气体采用Cl2或HBr。3.如权利要求1所述方法，其中以比该主要蚀刻气体多0.5至2倍的量供应该附加气体。4.如权利要求3所述的方法，其中该附加气体为CF4、CHF3、C2F6、CH2F2、C4F8、C3F8、C5F8和CH...

【专利技术属性】
技术研发人员：李炳锡，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]