本发明专利技术提供一种集成电路中的半导体装置及其制造方法。在一半导体基底上形成一介电层，在该介电层中形成一开口，在该开口的内壁与该介电层上形成一阻障层，在该阻障层上沉积一导电层并填充该开口。然后，对该导电层进行一平坦化步骤，用以形成该内连线结构，且该内连线结构的顶部表面的边缘不低于该阻障层的顶部表面。本发明专利技术所述集成电路中的半导体装置及其制造方法，通过研磨速率的调整，可有助于避免内连线结构与阻障层界面间的孔洞的形成。此外，凸形内连线结构有助于在后续沉积覆盖层时产生更好的覆盖效果，进而提升凸形内连线结构元件的可靠度。
【技术实现步骤摘要】
本专利技术是有关于一种半导体装置，特别是一种半导体装置中的凸形内连线结构。
技术介绍
随着CMOS晶体管的尺寸持续缩小到次微米等级，高效能、高密度的集成电路上可以容纳多达数千万个晶体管，此时需要非常多的高密度金属内连线层。这些金属内连线层的电阻与寄生电容便成为高效能集成电路中的电流速度的主要限制因素。目前减小半导体装置尺寸用以达到更佳电性表现的趋势，是将发展重心放在制造金属内连线时使用非传统材料上。超大规模集成电路(very large scale integration；VLSI)或极大规模集成电路(ultra large scale integration；ULSI)的操作速度是由位于内部装置、整体电路与整个系统之间的内连线的延迟时间所决定。总延迟时间可如下列方程式所示ttotal＝tgate+RC延迟。内连线所造成的延迟，定义为RC延迟(在此R为内连线电阻，而C为内连线电容)，此为影响半导体效能中的最重要因素之一。今日在次微米半导体装置的设计的一大挑战为减少RC延迟。除此之外，若大块晶片中内部装置的距离太远，且在高的时钟频率(clock frequency)下操作，则LC延迟(在此L为线电感，C为内连线电容)将变成延迟时间中的主要因素。在大块晶片中的长传导线中使用铜/低介电常数材料为材质的内连线结构，是减小LC传递损失的一种不错选择。传统的半导体装置主要使用铝作为VLSI与ULSI内连线结构的材料。当半导体装置的尺寸缩小到次微米等级时，必须找到一种不同于传统铝内连线结构的材料，才得以改善装置的可靠度、并缩小元件尺寸，以及达到较低的制造成本。例如，以铜为主的内连线结构配合低介电常数的介电层，就是一种不错的替代材料，可用以补偿传统铝内连线结构特性上的不足。内连线结构的主要挑战为如何减少线电阻、电容以及因迁移而导致失效的数目。铜可用来替代铝，是因为铜的电阻系数(1.67u ohm-cm)较铝(2.62u ohm-cm)要更低。此外，铜的熔点(1083.4℃)较铝(660℃)为高，可使铜的迁移失效机率较低。铜的电迁移(electro-migration)阻抗能力大体上较铝要大百倍之多。以一例来解释此效应，考虑厚度分别为800nm与400nm的两平行导线的线电容为导线间距(wiring pitch)的函数。当导线间距缩小时线电容会增加，因为电容值会因为导线彼此之间更靠近而变大。线电容可通过将金属由铝改变为铜以及将厚度由800nm改变为400nm的方式来减小，而不会导致片电阻(sheet resistance)值增大。这是由于铜导线的电阻系数较铝导线来的更小所致。因此，铜内连线结构的使用可轻易达到高密度内连线设计以及减少内连线数目的目的。内连线数目的减少可提升装置的可靠度，并可减少制造成本。另一个减少铜内连线结构电容的方法为使用低介电常数的介电材料。典型铜内连线结构的形成是经由包括单镶嵌制程(singledamascene)与双镶嵌制程(dual damascene)的镶嵌制程。在镶嵌制程中，沟槽线(trench)是以线型图案的方式形成于介电层中，并将铜沉积其上，用以连通各金属层。而介层窗(via)则在各内连线层中形成插塞图案并填满铜。使用以铜为主的内连线结构的缺点为硅与铜材料之间会产生不良的交互作用。例如铜会污染硅晶圆。然而，为了要避免铜迁移至硅中，最好在以硅为主的介电层中的沟槽线与介层窗上覆盖一阻障层。一些如氮化钛、钽、氮化钽或钽合金的材料可使用于扩散阻障层中。之后，通过例如电化学电镀法(electrochemical plating；ECP)方式将铜沉积于沟槽线或介层窗上。多余的铜则通过使用化学活性研浆(chemical activeslurry)的化学机械研磨(chemical mechanical polishing；CMP)制程加以移除。图1A至图1D是绘示出传统内连线的制程。如图1A所示，一开口110，形成于以硅为基底的金属间介电层(inter-metaldielectric；IMD)112中。通过晶圆表面涂布一光致抗蚀剂层、施以微影(lithography)图案化步骤，以及非等向性的干蚀刻步骤侵蚀掉一部分的金属间介电层112而形成此开口110。上述的光致抗蚀剂层随即自金属间介电层112中的开口110上被去除。开口110可以是沟槽(trench)或介层窗(via)。沟槽是以线型图案的方式形成于每一个金属层中，而介层窗(由一层连通至另一层的孔洞)则是以插塞的方式形成于层与层之间。一薄阻障层114形成于开口110的内壁与底部上。接着形成晶种层，并随即沉积导电层116以填充开口110。多余的导电材料可使用化学机械研磨(ChemicalMechanical Polishing；CMP)步骤加以移除至与开口110表面大体上同高或较低的程度。开口处的导电材料的高度差异是由于导电层116较金属间介电层112有更快的移除速率所致。如图1B所示，导电层116的高度118较阻障层114的顶部表面为低。如图1C所示，化学机械研磨步骤持续移除阻障层114，直到暴露出金属间介电层112为止。由被研磨的导电层116所构成的内连线结构122的顶部表面形状，主要是经由化学机械研磨步骤中所使用的化学活性研浆(chemical active slurry)的种类所主导。这会导致导电层116与阻障层114之间形成化学势(chemicalpotential)。在此实施例中，阻障层114边缘增强凹陷(b arrieredge enhanced recess)效应在开口110的两侧形成孔洞124。阻障层114边缘增强凹陷效应是由于直流电效应(Galvanic effect)以及研磨速率的差异所造成，在此，阻障层114的研磨速率较导电层116为快，而导电层116又较金属间介电层112为快。如图1D所示，此位于内连线结构122与阻障层114的界面的微小孔洞124可能无法被蚀刻停止层126(etch stop layer；ESL)所填充。这些孔洞124会由于电迁移/应力迁移(electro-migration/stress-migration；EM/SM)的可靠度的下降而变成内连线结构中的弱点。EM/SM测试使用了预先存在于内连线结构与阻障层界面的孔洞作为孔洞成长位置，此位置由于所需的活化能较低之故，所以可提供一较快的扩散路径。内连线结构容易受到阻障层边缘增强凹陷(barrier edgeenhanced recess；BEER)效应所影响。由于内连线结构与其周遭阻障层之间化学势(chemical potential)的不同所产生的直流电效应(Galvanic effect)，内连线结构与阻障层交界处的部分界面，将会较内连线结构的其它部分有更快的研磨速率。这会导致在化学机械研磨步骤结束后，会有凹陷形成于阻障层与内连线结构的界面处。在传统步骤中，例如蚀刻停止层的覆盖层会形成于内连线结构之上，用以形成镶嵌结构或多层内连线结构。但由于凹陷的存在，将会有孔洞形成于覆盖层与内连线结构及扩散阻障层之间的界面处。这些孔洞是电迁移(electro migration)与应力迁移(stress migration)的弱点，因而产生潜在的可靠度本文档来自技高网...
【技术保护点】
一种在集成电路中形成一内连线结构的方法，所述在集成电路中形成一内连线结构的方法包括：在一半导体基底上形成一介电层；在该介电层中形成一开口；在该开口的内壁与该介电层上形成一阻障层；在该阻障层上沉积一导电层并填充 该开口；以及施以一平坦化步骤于该导电层上，用以形成该内连线结构，且该内连线结构的顶部表面的边缘不低于该阻障层的顶部表面。
【技术特征摘要】
US 2004-9-13 10/940,1471.一种在集成电路中形成一内连线结构的方法，所述在集成电路中形成一内连线结构的方法包括在一半导体基底上形成一介电层；在该介电层中形成一开口；在该开口的内壁与该介电层上形成一阻障层；在该阻障层上沉积一导电层并填充该开口；以及施以一平坦化步骤于该导电层上，用以形成该内连线结构，且该内连线结构的顶部表面的边缘不低于该阻障层的顶部表面。2.根据权利要求1所述的在集成电路中形成一内连线结构的方法，其特征在于该介电层是由介电常数小于4.0的低介电常数材料所构成。3.根据权利要求1所述的在集成电路中形成一内连线结构的方法，其特征在于该阻障层是择自由一熔点高于1200℃的耐火性金属、含氮的钽及含氮的钛组成的族群所构成，且该耐火性金属包含钽。4.根据权利要求1所述的在集成电路中形成一内连线结构的方法，其特征在于该导电层是以铜为主的材料所构成。5.根据权利要求1所述的在集成电路中形成一内连线结构的方法，其特征在于该平坦化步骤包含施以化学机械研磨步骤，其中该介电层的研磨速率较该导电层为快。6.根据权利要求5所述的在集成电路中形成一内连线结构的方法，其特征在于在化学机械研磨步骤，该阻障层的研磨速率较快于该介电层与该导电层的研磨速率。7.根据权利要求1所述的在集成电路中形成一内连线结构的方法，其特征在于更包括在内连线结构与该介电层上形成一覆盖层，且该覆盖层与该内连线结构之间没有孔洞形成。8.一种集成电路中的半导体装置，所述集成电路中的半导体装置包括一半导体基底；一介电层，形成于该半导体基底上，该介电层具有一开口；一阻障层，形成于该开口内部与该介电层上；以及至少一内连线结构，形成于该开口中的该阻障层之上，其中该内连线结构具有一凸形顶部表面，且该凸形顶部表面的边缘不低于该阻障层的顶部边缘。9.根据...
【专利技术属性】
技术研发人员：万文恺，夏劲秋，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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