半导体器件制造技术

本发明专利技术以防止在半导体器件的冗长用熔丝切断面发生ＥＳＤ浪涌，保护内部电路晶体管为目的。本发明专利技术半导体器件的特征在于具备：半导体衬底１；在半导体衬底１的表面上形成的场绝缘膜２；在场绝缘膜２上形成的熔丝４；覆盖熔丝４的绝缘膜５；覆盖绝缘膜５，同时在熔丝４上方形成了开口部１０的绝缘膜８；以及以在开口部１０内露出的方式形成在绝缘膜５上，连接到衬底电位和电源电位中的某一个电位的导电膜７。

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别是，涉及具备用于修正半导体器件电学缺陷的熔丝的半导体器件。
技术介绍
在存储器等半导体器件(LSI)的制造工序中发生的电学缺陷，难以在制造工序中发现，直至制造工序以后实施的电测试工序中才明确起来。因此，LSI中设有用于修正上述缺陷的冗长用的熔丝。在电测试工序中发现的电学缺陷，可以采用以激光光线切断加工该熔丝(熔断熔丝)的办法进行修正。半导体器件中冗长用熔丝的构造，例如，在专利文献1上已有所记载。就该半导体器件来说，在半导体衬底表面上形成的场绝缘膜上形成熔丝。熔丝被第1绝缘膜覆盖，在熔丝上方的第1绝缘膜上形成作为阻挡膜的导电膜。在导电膜上顺序形成第1绝缘膜、保护膜，在熔丝上方以导电膜作为阻挡层蚀刻第1绝缘膜和保护膜，进而，除去露出的阻挡膜而形成开口部。在这样的半导体器件中，用激光光线将熔丝与绝缘膜一起切断，在熔丝开口部内使熔丝切断面露出外部。在切断熔丝后进行的划片工序中，熔丝切断面曝露在带静电的电水。这时，电荷从带静电水向熔丝切断面、内部电路的晶体管栅极通过，有可能破坏内部电路的晶体管栅极绝缘膜。并且，划片以后，由于搭载着芯片的薄膜上带电的电荷，也会使电荷从熔丝切断面侵入内部电路的晶体管，有可能对栅绝缘膜造成破坏。保护半导体器件内部电路的保护电路，例如在专利文献2上已有记载。该内部电路连接到接地电位端子(高电位一侧)和低电压源端子(低电位一侧)，以负电位工作。保护电路包括连接到接地电位端子与输入端子之间，在输入端子上发生负极浪涌时反向工作的第1二极管；连接到输入端子与低电压源端子之间，在输入端子上发生负极浪涌时正向工作的第2二极管；连接到接地电位端子与低电压源端子之间的NMOS晶体管；对接地电位端子与低电压源端子之间的电位差进行分压，给NMOS晶体管施加源极-栅极间电压的第1和第2电容器。选择各电容器，使得第1和第2电容器在没有静电浪涌的通常情况下NMOS晶体管的源极-栅极间电压不会超过阈值而导通。在负极浪涌流入输入端子时，第1二极管里流动反向静电浪涌电流，所以需要响应时间，静电浪涌在第2二极管的正向响应，从第2二极管向输入端子流动静电浪涌。接地电位端子与低电压源端子之间的电位差变成与静电浪涌电压大致相同，由第1和第2电容分压的NMOS晶体管的栅极-源极间电压超过阈值，NMOS晶体管导通，经过接地电位端子、NMOS晶体管、和第2二极管流动静电浪涌电流，保护内部电路免受静电浪涌。特开平11-67054号公报[专利文献1]专利第3526853号公报
技术实现思路
如上述那样，半导体器件的冗长用熔丝，例如用激光切断以后的划片工序中，使切断面曝露于外部，所以由于从切断面侵入电荷而有破坏内部电路的晶体管栅绝缘膜的危险。但是，以往，如专利文献2所述虽然对从输入端子侵入的ESD浪涌有应对的方法，但是就冗长用熔丝切断面的ESD浪涌来说却没有实施对策。有关本专利技术的半导体器件的特征在于，具备半导体衬底；在上述半导体衬底表面上形成的第1绝缘膜；在上述第1绝缘膜上形成的熔丝；覆盖上述熔丝的第2绝缘膜；覆盖上述第2绝缘膜，同时在上述熔丝上方形成了第1开口部的第3绝缘膜；以及以在上述第1开口部内露出的方式在上述第2绝缘膜上形成，连接到衬底电位和电源电位中的某一个电位的第1导电膜。在有关本专利技术的半导体器件中，因为在第1开口部内露出第1导电膜，所以切断熔丝后即使第1开口部内露出了熔丝切断面，也能经过第1导电膜使由ESD浪涌引起的电荷向衬底电位或电源电位放电。因而，能够防止在熔丝切断面产生的ESD浪涌，保护内部晶体管栅绝缘膜免受ESD浪涌。附图说明图1是有关第1实施例的半导体器件冗长用熔丝附近的平面图。图2是图1的II-II中的剖面图。图3是有关变形例的半导体器件冗长用熔丝附近的平面图。图4是有关第2实施例的半导体器件冗长用熔丝附近的平面图。图5是图4的V-V中的平面图。具体实施例方式(1)第1实施例图1是有关第1实施例的半导体器件100的冗长用熔丝附近的图形。图2是图1的II-II中的剖面图。半导体器件100具备P型半导体衬底1、场绝缘膜2、P+扩散层3、熔丝4、绝缘膜5、导电膜7、绝缘膜8和保护膜9。P型半导体衬底1是添加了P型杂质P或As的衬底。P型半导体衬底1是以晶片状态放置在工作台上，和工作台等电位。在后述的划片工序中，隔着薄膜放置在工作台上，然而薄膜非常之薄，晶片与工作台间的电容非常大，所以和工作台的电位等电位。场绝缘膜2是在P型半导体衬底1的规定区域，用LOCOS、STI等法形成的氧化膜等的绝缘膜。P+扩散层3是在P型半导体衬底1表面没有形成场绝缘膜2的区域(有源区域)上形成的。P+扩散层3是对有源区域的规定区添加了高浓度的P型杂质B等的扩散层。P+扩散层3，如图1所示，形成环状包围导电膜7，并与导电膜7的边缘部分重叠起来。P+扩散层3电连接到衬底电位。熔丝4是在场绝缘膜2上的规定区形成的。熔丝4由用溅射法形成的多晶硅膜、或者多晶硅与高熔点硅化物(钨、钼、钽等高熔点金属和硅的低共熔膜)的多层膜来形成。熔丝4电连接到内部电路晶体管20。熔丝4是用于修正半导体器件100的电学缺陷的冗长用熔丝，根据由电测试工序发现的电学缺陷，在图1的微调点11与绝缘膜5一起，用激光光线进行切断加工(烧断熔丝)。绝缘膜5是在半导体衬底1上覆盖熔丝4而形成的。绝缘膜5是，例如用SiH4气体的CVD法淀积的BPSG膜(掺入磷或硼的SiO2膜)或者SiO2膜和BPSG膜的多层膜。并且，在绝缘膜5上，形成露出P+扩散层3的开口部6。导电膜7为形成第1层金属布线(1M)的层，用钨形成。导电膜7在熔丝4的上方在绝缘膜5上形成大致矩形的岛状，为了形成后述的开口部10，在蚀刻绝缘膜8和保护膜9的时候起蚀刻阻挡膜作用。导电膜7比开口部10大一圈。对绝缘膜8和保护膜9蚀刻后，开口部10内残留的导电膜7通过蚀刻加以除去。其结果，导电膜7就如图1所示，是边缘部分呈环状残留的形状。如图2所示，剖面露出开口部10内。并且，也在开口部6内形成导电膜7，通过开口部6电连接到P+扩散层3。绝缘膜8和保护膜9以覆盖导电膜7的方式形成在绝缘膜5上。在导电膜7、绝缘膜8和9上，形成熔丝4上方开口的开口部10。在该半导体器件100中，导电膜7和P+扩散层3构成对冗长用熔丝的ESD保护电路。即，在开口部10内露出导电膜7的断面，通过P+扩散层3连接到衬底电位，因而侵入开口部10内的电荷，不在熔丝切断面而是从导电膜7的断面通过P+扩散层3向衬底电位放电。更具体地说，由导电膜7侵入的电荷从圆环状P+扩散层3向正下方的P型半导体衬底1放电。即，因为将从导电膜7侵入的电荷以圆环状P+扩散层3扩散到宽广的范围，故可使导电膜7带有的电荷迅速地放电。因此，侵入开口部10内的电荷，不是使熔丝4带电而是使导电膜7带电，并能迅速地向衬底电位放电。还有，如果设置多个P+扩散层3，即设置包围P+扩散层的第2P+扩散层、以及包围第2P+扩散层的第3P+扩散层，就能更迅速地使导电膜7带有的电荷放电。在该半导体器件100中，在开口部10露出了熔丝切断面的状态下进行划片工序，即使抗静电水侵入开口部10内，来自抗静电水的电荷，也不是通过熔丝切断面，而是从导电膜7的断面通过P+扩散层3本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于具备：半导体衬底；在上述半导体衬底的表面上形成的第１绝缘膜；在上述第１绝缘膜上形成的熔丝；覆盖上述熔丝的第２绝缘膜；覆盖上述第２绝缘膜，并且在上述熔丝上方形成了第１开口部的第３绝缘膜；以及以在上述第１开口部内露出的方式形成在上述第２绝缘膜上，连接到衬底电位和电源电位中的某一个电位的第１导电膜。

【技术特征摘要】
JP 2004-9-13 2004-2648361.一种半导体器件，其特征在于具备半导体衬底；在上述半导体衬底的表面上形成的第1绝缘膜；在上述第1绝缘膜上形成的熔丝；覆盖上述熔丝的第2绝缘膜；覆盖上述第2绝缘膜，并且在上述熔丝上方形成了第1开口部的第3绝缘膜；以及以在上述第1开口部内露出的方式形成在上述第2绝缘膜上，连接到衬底电位和电源电位中的某一个电位的第1导电膜。2.按照权利要求1所述的半导体器件，其特征在于还具备在上述第1开口部内上述第2绝缘膜上形成，并连接到电源电位的第2导电膜，上述第1导电膜连接到衬底电位。3.按照权利要求1所述的半导体器件，其特...

【专利技术属性】
技术研发人员：樋坂胜弘，
申请(专利权)人：冲电气工业株式会社，
类型：发明
国别省市：JP[日本]