一种在半导体器件中形成氧化物区的方法，包括如下的步骤：在器件的半导体层中形成多个沟槽，该沟槽彼此相对接近地形成；以及对半导体层进行氧化以使绝缘层形成在沟槽的至少侧壁和底壁上。沟槽被构造成使作为氧化步骤的结果形成的绝缘层基本填充沟槽并基本消耗位于对应的相邻沟槽对之间的半导体层，由此在多个沟槽上形成了基本连续的氧化物区。
【技术实现步骤摘要】
一般地本专利技术涉及一种半导体器件，更具体地说涉及一种在半导体器件中形成氧化物区的技术。
技术介绍
在半导体器件中形成绝缘区(通常称为氧化物区，因为氧化物最常用作绝缘材料)的方法是十分公知的。这些氧化物区一般例如用于在金属氧化物半导体(MOS)器件和在半导体衬底上的器件区之间提供电隔离以及物理隔离。普遍用于提供这种隔离的方法一般包括形成硅的局部氧化区(LOCOS)。常规的LOCOS处理基本涉及在硅衬底的无掩模的非活性区(通常被称为场氧化物(FOX)区)中的凹进或半凹进的氧化物的生长。FOX区域生长到足够厚以降低在这些区域上发生的寄生电容，但不会厚至产生阶梯覆盖的问题。沟槽隔离处理比如浅沟槽隔离(STI)可替换地用于在半导体器件中制造绝缘区。沟槽隔离结构通常包括在以电介质材料再填充的硅衬底中形成的凹口。这种结构通常通过干各向异性蚀刻处理首先通过在硅衬底中形成浅沟槽(例如小于大约1个微米(μm))制造。所得的沟槽随后以电介质材料比如化学汽相淀积(CVD)氧化物再填充。然后通过氧化物深蚀刻过程平整沟槽以使电介质材料仅仅保留在沟槽中，并且沟槽的上表面与半导体器件的上表面基本平齐。在某些应用中，理想的是在MOS器件中形成厚氧化物区(例如大约2微米或更大)。例如，为了降低在MOS器件中的寄生漏极电容，可以结合CVD氧化处理和部分氧化物深蚀刻处理使用凹进的LOCOS以在器件的漏极焊盘下形成厚氧化物区。然而，这种方法不理想之处在于，凹进的LOCOS的处理通常极大地增加了在器件中的缺陷的数量，由此降低了器件的产量和可靠性。由LOCOS处理导致的缺陷一般将LOCOS的区域的实际深度限制在小于大约2微米。此外，部分氧化物深蚀刻处理可能造成外形问题，由此进一步降低器件可靠性和性能。可替换地，厚氧化物区可以通过使用凹进的LOCOS处理结合多级CVD氧化物处理和多级金属处理形成。然而，如前文所解释，凹进的LOCOS处理通常产生缺陷，这降低了器件产量和可靠性。此外，多级CVD氧化物和金属处理复杂并且存在电漂移问题，这进一步降低了器件可靠性和性能。在任何情况下，在MOS器件中形成厚氧化物区的标准方法昂贵并且通常涉及在器件中造成极大的缺陷，这对器件可靠性和性能造成不理想的影响。此外，这些常规的方法一般限于形成具有大约2微米或更小的实际深度的氧化物区。因此，需要一种在半导体器件中形成厚绝缘区的改进的技术，这种技术不会造成通常影响常规的器件的一种或多种上述的缺陷。此外，如果这种技术与标准集成电路(IC)处理技术完全兼容将比较理想。
技术实现思路
本专利技术提供一种在半导体器件中形成氧化物区(比如厚氧化物区)的新颖的技术。通过在器件的半导体层中形成具有足够的间隔和宽度的多个沟槽，然后氧化半导体层，可以形成基本连续的氧化物区而不会在器件中带来实质性的缺陷。因此，器件的可靠性和性能将极大地被改善。在根据本专利技术的技术形成时，氧化物区基本不会具有在常规的方法中发现的固有的厚度限制。此外，本专利技术的技术可用于IC以使用常规的IC制造技术制造半导体结构的至少一部分，包括(但不限于)单片电感器、单片电阻和MOS器件。因此，IC的制造成本不会极大地增加。根据本专利技术的说明性实施例，在半导体器件中形成氧化物区的方法包括如下的步骤在器件的半导体层中形成多个沟槽，该沟槽彼此相对接近地形成，以及对半导体层进行氧化以使绝缘层形成在沟槽的至少侧壁和底壁上。沟槽被构造成使作为氧化步骤的结果形成的绝缘层基本填充沟槽并基本消耗位于对应的相邻沟槽对之间的半导体层。这样，在多个沟槽上形成了基本连续的氧化物区。根据本专利技术的另一实施例，半导体结构包括半导体层和该在半导体层中形成的氧化物区。氧化物区包括形成在半导体层中的彼此靠近的多个沟槽，所述沟槽被氧化以使绝缘层形成在沟槽的至少侧壁和底壁上。沟槽被构造成使绝缘层基本填充沟槽，并且基本消耗位于对应的相邻沟槽对之间的半导体层，由此在多个沟槽上形成了基本连续的氧化物区。根据本专利技术的另一实施例，形成了彼此具有不同深度的两个或更多个沟槽以便根据需要控制厚氧化物区的底部表面的轮廓。通过结合附图阅读本专利技术的实例性实施例的下文的更详细的描述，将会清楚本专利技术的这些和其它特征。附图说明附图1-3所示为描述其中实施本专利技术的技术的实例性方法的步骤的横截面视图。附图4和5所示为根据本专利技术的另一实施例描述在实例性方法的步骤的横截面视图。附图6所示为描述根据本专利技术形成的至少一部分实例性MOS器件的横截面视图。具体实施例方式在此在适合于形成在MOS器件中的厚氧化物区以及器件和/或其它结构的说明性IC制造方法的情况下描述本专利技术。然而，应该预计到，本专利技术并不限于所示的厚氧化物的特定结构或任何特定的器件和/或电路结构。相反，本专利技术更一般地适合于在半导体器件中形成氧化物区的新颖技术，这种技术有利地改善了器件的电性能、可靠性和/或高频性能，而不极大地增加器件的成本。虽然在此特别参考MOS器件和互补金属氧化物半导体(CMOS)制造过程描述本专利技术的实施方案，但是会理解到，本专利技术的技术类似地适合于其它的制造过程(例如双极型)和/或器件的形成，比如(但不限于)改进或没有改进的双极结型晶体管(BJT)、垂直扩散的MOS(DMOS)器件、延伸漏极MOS场效应晶体管(MOSFET)器件等，正如本领域普通技术人员可以理解的那样。此外，虽然本专利技术在P-沟槽MOS器件的情况下描述，但是本领域普通技术人员会理解通过将P-沟槽实施例的极性简单地替换相反极性也可以形成N-沟槽MOS，并且本专利技术的技术和优点将类似地用于这些变型实施例。将会理解的是在附图中的各种层和/或区都可以不按比例绘制，为了解释的方便，在给定的附图中可能没有明确地示出在这种集成电路结构中普通使用的类型的一个或多个半导体层和/或区。这并不意味着没有明确示出的半导体层和/或区在这些实际的电路结构中被省去。附图1所示为描述其中实施本专利技术的技术的半导体晶片100的至少一部分的横截面视图。晶片100优先包括由单晶硅(Si)普通地形成的衬底102，尽管可以使用变型的实施例，例如(但不限于)锗、砷化镓等。衬底102可以通过增加杂质或掺杂剂比如通过扩散或注入步骤以改变材料的导电性(例如N-型或P-型)来改变。外延层104可选择地形成在衬底102上，比如例如通过使用标准外延工艺。与衬底102的掺杂浓度(填充是大约1018至大约1019原子每立方厘米)相比，外延层104的掺杂浓度(如果利用的话)优选更低(例如大约1015至大约1016原子每立方厘米)。如在此所使用术语“半导体层”指在其上和/或在其中可以形成其它材料的半导体材料。这个半导体层可以包括单个层，比如衬底102或外延层104。可替换地，半导体层可以包括不同的材料的多层和/或具有不同掺杂浓度的相同材料的多层，比如衬底102和外延层104。术语“晶片”经常与术语“硅体”可互换地使用，因为硅通常用作包括晶片的半导体材料。应该理解的是，虽然本专利技术在此使用半导体晶片的一部分说明，但是术语“晶片”可以包括多裸片晶片、单裸片晶片或在其上或在其中可以形成电路元件的任何其它半导体材料结构。如前文所述，凹进的LOCOS或沟槽隔离工艺可用于在半导体晶片中形成氧化物区。然而，除了使用这些常规的方法制造昂贵之外，厚氧本文档来自技高网...
【技术保护点】
一种在半导体器件中形成氧化物区的方法，该方法包括如下的步骤：在器件的半导体层中形成多个沟槽，这些沟槽彼此相对接近地形成；以及对半导体层进行氧化以使绝缘层形成在沟槽的至少侧壁和底壁上；其中沟槽被构造成使绝缘层基本填充沟 槽并基本消耗位于对应的相邻沟槽对之间的半导体层，由此在所述多个沟槽上形成了基本连续的氧化物区。
【技术特征摘要】
US 2004-9-29 10/953,7501.一种在半导体器件中形成氧化物区的方法，该方法包括如下的步骤在器件的半导体层中形成多个沟槽，这些沟槽彼此相对接近地形成；以及对半导体层进行氧化以使绝缘层形成在沟槽的至少侧壁和底壁上；其中沟槽被构造成使绝缘层基本填充沟槽并基本消耗位于对应的相邻沟槽对之间的半导体层，由此在所述多个沟槽上形成了基本连续的氧化物区。2.权利要求1所述的方法，其中在半导体层中的沟槽的深度基本等于氧化物区的所需的横截面厚度。3.权利要求1所述的方法，其中氧化物区的横截面宽度至少部分地作为在半导体层中形成的沟槽数量的函数而确定。4.权利要求1所述的方法，其中所述沟槽被形成为在半导体层中具有基本相同的深度。5.权利要求1所述的方法，其中两个或更多个沟槽被形成为在半导体层中具有彼此不同的深度，以便根据需要控制氧化物区的底部表面的轮廓。6.权利要求1所述的方法，其中在相应的相邻沟槽对之间的间隔被构造成小于或基本等于所述消耗半导体层的绝缘层在沟槽侧壁或底壁的表面之下的厚度的大约两倍。7.一种半导体结构，包括半导体层；和在半导体层中形成的氧化物区，该氧化物区包括形成在半导体层中彼此相对靠近的多个沟槽，这些沟槽被氧化以使绝缘层形成在沟槽的至少侧壁和底壁上，其中沟槽被构造成使绝缘层基本填充沟槽并且基本消耗位于对应的相邻沟槽对之间的半导体层，由此在所述多个沟槽上形成了基本连续的氧化物区。8.一种半导体结构，包括半导体层；...
【专利技术属性】
技术研发人员：穆罕迈德A施贝，许叔名，
申请(专利权)人：艾格瑞系统有限公司，
类型：发明
国别省市：US[美国]
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