顶部漏极型金属氧化物半导体栅控器件制造技术

一种沟槽型顶部漏极型金属氧化物半导体栅控器件，其在管芯顶部具有漏极电极，以及在管芯底部表面具有源极电极。所述器件通过控制连接在漏极和栅极区域之间的电压来导通。所述器件单元具有本体短路沟槽和栅极沟槽。栅极多晶硅设置于所述栅极沟槽的底部、以及邻近于薄栅极氧化层（其为沟道区域形成衬）设置，并具有最小的漏极漂移区域重叠。本体短路沟槽的底部包含将本体区域短路到沟道区域的接触部分。本体短路、顶部漏极区域和栅极多晶硅同时被硅化。栅极沟槽在其顶部加宽以提高Ｑ↓［ｇｄ］特征。本体短路沟槽和栅极沟槽同时用空隙填充材料来填充。

【技术实现步骤摘要】

本专利技术涉及例如MOSFET(金属氧化物半导体场效应晶体管)、IGBT(绝缘栅双极型晶体管)等的金属氧化物半导体栅控器件(MOS栅控器件)以及它们的制造工艺，更具体地说，本专利技术涉及这样一种器件，在该器件中，漏极被设置在含有其中形成器件的管芯或晶片的表面的结的顶面上。
技术介绍
垂直导电的MOS栅控器件是公知的。这里，MOS栅控器件指的是MOSFET、IGBT等。垂直导电的器件指的是这样一种器件，其中通过管芯的电流传导路径的至少一部分与管芯的平面垂直。而管芯(die)则指的是从晶片分割(singulate)出的单个管芯或芯片，其中晶片内所有的管芯在分割之前同时得到处理。术语管芯、晶片和芯片可互换使用。图1示出了使用沟槽型工艺的公知类型的垂直导电MOSFET。图1是贯穿MOSFET管芯的截面图并示出了器件的一个单元。常规上采用相互相对地横向布置的多个相同的这种单元。这些单元可为平行条，或者圆形、矩形、正方形、六边形或其它任何多边形拓扑结构的闭合单元，并且可呈现相同的截面图。图1所示器件的漏极处在管芯的底部上，其源极和栅极则处在相对的表面上。在图1中，晶片或管芯具有单晶硅的N+衬底20(例如浮动区域)，其具有包括漂移区21的顶部外延生长的N型硅层。P型基被注入和扩散入外延层以形成P基区22，而N型被注入和扩散以形成N+源区层23。分开的沟槽24和25(或者分开或封闭的单元)形成于晶片的顶部中。二氧化硅或其它绝缘衬垫(liner)具有厚的底部30和薄的垂直栅部31，它们容纳了导电性多晶硅栅极32。顶部氧化物部分33完成对栅多晶硅32的绝缘封闭。然后，源极40被淀积在晶片或芯片的顶部并填充沟槽24以使得N+源23和P基短路，从而使由区域21、22和23形成的寄生双极型晶体管失效。导电性漏极41被常规地形成在管芯的底部上。在操作中，向栅极32和源极40之间施加栅极导通电势将使得覆盖(line)了氧化层31的P基22的表面处的浓度(concentration)反转(invert)，从而使得大多数载流子从漏极41向源极40垂直流动。对于许多应用而言，非常希望降低栅极和漏极之间的电容并由此降低电荷Qgd和Qswitch，并且希望降低图1的MOS栅控器件管芯的导通电阻RDSON以及栅电阻。还希望提供这样一种MOS栅控管芯结构，它可被封装到多种外壳中，可与其它的管芯共同封装在一起并同时具有降低的封装电阻、最小化的寄生电感(stray inductance)以及良好的散热能力。顶部漏极型MOS栅控器件在由丹尼尔·M·金泽尔于2005年3月4日提交并转让给本共同专利技术的受让人的题为“顶部漏极型MOSFET(IR-2471)”的第11/042,993号共同未决申请中得到了概括的说明。与常规MOSFET相比，这种器件具有相反的源极和漏极。因此，它的漏极结构和栅极结构都形成在芯片的顶部中，而其源极则位于芯片的底部。分开的垂直栅极沟槽被形成入管芯或晶片的顶部。基区或沟道可逆区被设置成与沟槽壁相邻，并且被埋在上部漂移区之下。设置在栅极沟槽之间的另外的沟槽或单元允许在其底部形成导电区以将埋入的P基和N+衬底短路。这一新颖的功能反转使R*Qsw和R*A相对于现有技术产生了显著的改进(分别为60％和26％)。它进一步使栅电阻降低四倍以及为管芯的共同封装提供了多种封装选择。更具体地说，这种结构能够降低漏—栅重叠并且减少了在栅极和漏极之间使用较厚的氧化层，从而能够产生降低的Qgd和Qsw。这种设计还能够实现较高的单元密度并可消除JFET效应和降低RDSON。最后，这种设计可使栅电阻减小。
技术实现思路
图2是本专利技术的新颖的顶部漏极型器件的一个单元的剖面示意图。图中所示的器件为N沟道器件，但是可转换其所有导电类型从而产生P沟道器件。管芯或晶片具有N+衬底50，在衬底50的上表面上形成有N-型外延硅层。P型注入和扩散形成了埋入的P基或沟道51，而N+注入和扩散则在N漂移区层53的顶部中形成漏区层52。三个沟槽60、61和62被形成入管芯或晶片的顶部，从而形成所示的单个单元。外沟槽60和62为栅极沟槽，它们分别具有垂直的二氧化硅(或其它绝缘物)底层63和64，并且分别具有垂直的栅极氧化层65和66。导电性多晶硅层67和68被形成入沟槽60和62，并且分别通过氧化层63、65和64、66与周围的硅绝缘。然后，氧化填充物69和70分别在多晶硅栅极67和68上方填充沟槽60和62。中央沟槽61在其底部接纳导电层71以使得P基51和N+衬底50连通(短路)。然后，沟槽61的其余部分被填充绝缘氧化物72。可为具有少量硅成分的铝的漏极75被形成在管芯和晶片的顶部上方，而导电性源极76则被形成在晶片和管芯底部上。为了使得图2的器件导通，施加到栅极67、68和衬底50之间的电势将沿着基区51的垂直表面形成反转区(inversion region)，以使得大多数载流子(电子)能够从顶部漏极75向底部源极76传导。需再次注意，所有导电类型可以被反转以形成P沟道器件，而不是图中所示的N沟道器件。与图1相比，图2所示结构的效果使得漏极漂移区53和栅极67、68之间的重叠减小，从而产生较低的Qgd和Qsw。另外，较厚的氧化层65、66可用于栅极67、68和漏极漂移区53之间，这样再次降低了Qgd和Qsw。此外，单元密度可以比图1中的单元密度更大以进一步降低RDSON。而且，JFET效应的消除会进一步降低RDSON。通常，对于具有等价设计的20伏N沟道MOSFET(由国际整流器公司商业销售的)而言，与图1的器件相比，图2所示的顶部漏极型器件结构的品质因数(FOM)被显著降低，如下面的表1所示。表1 本专利技术进一步包括在图2的器件的结构和制造工艺上的一系列的改进。因此，作为第一个改进，本体短路(body short)、漏极区和栅极多晶硅的上表面被同时硅化(silicided)以降低其各自的电阻。另外，多晶硅栅极和其沟槽壁之间的漏极氧化层的厚度被增加从而使QGD灵敏度最小化。另外，为了简化工艺，本体短路沟槽和主沟槽被同时填充。作为对工艺的进一步改进，提供了一种新颖型的顺序蚀刻工艺以用于形成栅极多晶硅槽。因此，必须精确地控制栅极多晶硅槽以保持最小电容。出于这一目的，在进行沟槽蚀刻时，首先进行第一次蚀刻以形成第一深度，然后形成厚的氧化层，之后淀积氮化物并对沟槽底部进行各向异性蚀刻。然后进行第二次蚀刻并且在新的表面上形成栅极氧化物。现在多晶硅槽的深度不是十分关键，因为沟槽顶部厚的氧化物降低了栅电容。蚀刻是自对准的，并且可以使用角度注入以使沟槽深度的重要性进一步被减小。可以为硅化物栅极设置浅的多晶硅槽。在以下对于图3至图6的优选工艺顺序的说明中详细描述了上述特征，这些工艺顺序形成了例如图2中示意性示出的器件。附图说明图1是现有技术的沟槽型MOSFET的单元的剖视图；图2是顶部漏极型MOSFET的单元的剖视图；图3是经过早期工艺顺序(其中形成了体沟槽和栅沟槽)之后根据本专利技术制造的单元的剖视图；图4是在沟槽中填充多晶硅之后类似于图3的剖视图；图5是在选择性地去除多晶硅的、对所选区域进行注入、以及对漏、源和栅区进行硅化之后类似于图4的剖视图；图6是淀积金属之后类似于图5的剖视图本文档来自技高网...

【技术保护点】
一种顶部漏极型金属氧化物半导体栅控器件，包括：半导体本体，其具有一种导电类型；基层，其具有与所述基层之上的层相反的导电类型；漂移区层，其具有与所述基层之上的层相同的导电类型；多个横向分开的金属氧化物半导体栅控单元，各个所述单元都包括本体短路沟槽和与所述本体短路沟槽分开的栅极沟槽，并在所述沟槽之间限定出台面；所述本体短路沟槽和所述栅极沟槽基本上垂直于所述本体的平面延伸，并延伸穿过所述漂移区和所述本体区；所述本体短路沟槽的底部具有将所述基区连接到所述本体区域的接触部分；所述栅极沟槽具有覆盖其壁的栅氧化层，所述栅氧化层沿所述基层的深度的至少一部分延伸；导电性多晶硅栅电极，其填充于所述栅极沟槽的底部；导电率增大的漏极区，其形成在具有所述一种导电类型的所述台面顶部；导电性正面漏极电极，其连接至所述半导体本体的顶部和所述导电率增大的漏极区；以及导电性源极电极，其连接到所述半导体本体的底部。

【技术特征摘要】
US 2004-9-2 60/606,596;US 2005-9-1 11/217,8701.一种顶部漏极型金属氧化物半导体栅控器件，包括半导体本体，其具有一种导电类型；基层，其具有与所述基层之上的层相反的导电类型；漂移区层，其具有与所述基层之上的层相同的导电类型；多个横向分开的金属氧化物半导体栅控单元，各个所述单元都包括本体短路沟槽和与所述本体短路沟槽分开的栅极沟槽，并在所述沟槽之间限定出台面；所述本体短路沟槽和所述栅极沟槽基本上垂直于所述本体的平面延伸，并延伸穿过所述漂移区和所述本体区；所述本体短路沟槽的底部具有将所述基区连接到所述本体区域的接触部分；所述栅极沟槽具有覆盖其壁的栅氧化层，所述栅氧化层沿所述基层的深度的至少一部分延伸；导电性多晶硅栅电极，其填充于所述栅极沟槽的底部；导电率增大的漏极区，其形成在具有所述一种导电类型的所述台面顶部；导电性正面漏极电极，其连接至所述半导体本体的顶部和所述导电率增大的漏极区；以及导电性源极电极，其连接到所述半导体本体的底部。2.如权利要求1所述的器件，其中，所述一种传导类型为N型导电性。3.如权利要求1所述的器件，还包括位于所述多晶硅栅极电极和所述浓度增大的漏极区域之上的导电性硅化物层。4.如权利要求1所述的器件，其中，所述本体短路沟槽的底部处的所述接触部分为导电性硅化物。5.如权利要求3所述的器件，其中，所述本体短路沟槽的底部处的所述接触部分为导电性硅化物。6.如权利要求1所述的器件，其中，所述本体短路沟槽的底部具有注入部分，用以加强所述本体短路接触部分和所述本体之间的接触，所述注入部分为具有所述一种传导类型的浓度增大的区域。7.如权利要求1所述的器件，还包括具有所述相反的导电性的本体短路注入部分，所述本体短路注入部分从所述本体区域的下部到所述本体短路接触部分的顶部沿着所述本体短路沟槽的长度延伸。8.如权利要求6所述的器件，还包括具有所述相反的导电性的本体短路注入部分，所述本体短路注入部分从所述本体区域的下部到所述本体短路接触部分的顶部沿着所述本体短路沟槽的长度延伸。9.如权利要求1所述的器件，其中，所述栅极沟槽的底部具有第一宽度，并沿其长度穿过所述基区；所述栅极沟槽的顶部具有延伸到所述第一宽度的第二宽度；所述第二宽度部分填充有绝缘装填物并且宽于所述第一宽度。10.一种顶部漏极型金属氧化物半导体栅控器件，包括半导体本体，其具有一种导电类型；基区，其具有与所述基层之上的层相反的导电类型；漂移区层，其具有与所述基层之上的层相同的传导类型；至少一个栅极沟槽，其基本上垂直于所述本体的平面延伸，并延伸穿过所述漂...

【专利技术属性】
技术研发人员：丹尼尔M金策，大卫保罗琼斯，凯尔斯普林，
申请(专利权)人：国际整流器公司，
类型：发明
国别省市：US[美国]