本发明专利技术是有关于一种降低或消除漏电的半导体结构及方法，一种在最佳化光电二极管的灵敏度时，用以降低或消除于固定光电二极管与同时制造的浅沟渠隔离（ＳＴＩ）结构间的漏电的方法与系统。本方法至少包括：一系统，具有植入于Ｐ型基材内的Ｎ＋型区；一Ｐ型井，将Ｎ＋型区与浅沟渠隔离结构分离；以及至少一Ｐ＋型区，位于Ｎ＋型区上，并与Ｐ型井的至少一部分以及位于Ｎ＋型区与Ｐ型井之间的基材部分重叠。介于Ｎ＋型区与邻近于浅沟渠隔离结构的受损区域之间的空隙大于介于Ｎ＋型区与Ｐ型井之间的空乏区所扩展的距离。本发明专利技术将各特征的接面予以最佳化，以针对所吸收光的波长来最大化感光响应，并降低或消除漏电。
【技术实现步骤摘要】
本专利技术涉及一种集成电路设计的，且特别涉及一种系统，可减少或消除固定光电二极管(Pinned Photodiode)与同时形成的浅沟渠隔离结构之间的漏电。
技术介绍
半导体集成电路芯片可制作成影像光感测器(Image Photosensor)，以供影像应用，例如照相设备。利用读取影像的预定数目的独立像素，半导体光感测器产生多个讯号，而这些讯号与光影像(Light Image)成比例。每个像素需要至少一元件，例如光电二极管。藉由进一步结合多个电子读取与解码电路(Circuitry)，一组影像光感测器阵列可数位地以预定像素解析度记录影像。为了达到这样的目的，已生产出具有多个固定光电二极管的电荷耦合元件(Charge Coupled Device；CCD)。在固定光电二极管中，N+型区作为像素感测器，且藉由P+型区而与集成电路的表面隔离。然而，这些电荷耦合元件通常难与具有金氧半导场效晶体管(MOSFETs)的逻辑电路进行整合。由于金氧半场效晶体管通常与浅沟渠隔离结构制作在一起，而已证实浅沟渠隔离结构相当难以跟固定光电二极管整合，因此这两者的共同存在对集成电路设计者是一大挑战。理论上，浅沟渠隔离结构是由多个通道所构成的元件隔离结构，其中这些通道通常由氧化物所填充。用以制作浅沟渠隔离结构的干式蚀刻，会损坏浅沟渠隔离结构的晶体侧壁(Crystal Sidewall)。此外，发生在半导体处理过程中的急遽温度周期所引发的应力也会对这些侧壁造成进一步的损坏。麻烦的是，当电性接面(Electrical Junction)扩展至此受损区域时，这样的损坏会导致漏电。任何漏电均是以暗讯号(Signal in Darkness)的型式显示。这样的暗电流(Dark Current)会降低影像描绘的灵敏度与品质。暗电流可由半导体元件中的数种典型结构所产生。接触到由氧化物所覆盖的表面的电性接面是有缺陷的，而会产生暗电流。利用干式蚀刻在元件之间所产生的浅沟渠隔离结构时，干式蚀刻会损坏半导体结晶。当此受损的材料含括在接面空乏区(Junction Depletion Region)时，即会产生暗电流。暗电流是照相机影像品质的致命伤。因此，固定光电二极管的设计的技术亟需一种能够将浅沟渠隔离结构与其整合在一起的额外系统，藉以提升影像的品质与整个集成电路的性能。先前在减少漏电与暗电流的各种尝试，通常都会牺牲光电二极管的灵敏度。因此，亟需一种在不牺牲灵敏度的情况下，提供可以抗漏电与暗电流作用的固定光电二极管。由此可见，上述现有的固定光电二极管的电荷耦合元件在产品结构及使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决固定光电二极管的电荷耦合元件存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般固定光电二极管的电荷耦合元件制造方法及产品又没有适切的加工方法及结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的，便成了当前业界极需改进的目标。有鉴于上述现有的固定光电二极管的电荷耦合元件存在的缺陷，本专利技术人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的，能够改进一般现有的固定光电二极管的电荷耦合元件，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本专利技术。
技术实现思路
本专利技术的目的在于，克服现有的固定光电二极管的电荷耦合元件存在的缺陷，而提供一种新的所要解决的技术问题是使其减少或消除固定光电二极管与一起制造的浅沟渠隔离结构间的漏电，从而更加适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种半导体结构，用以降低或消除固定光电二极管与浅沟渠隔离结构之间的漏电，其特征在于该半导体结构至少包括具一第一杂质型的一第一区域，形成于具一第二杂质型的一半导体基材的一表面下，且配置于复数个浅沟渠隔离结构之间；具该第二杂质型的一半导体井，其中该半导体井将该第一区域与每一该些浅沟渠隔离结构横向分离，且该半导体井包括一受损部分邻近于每一该些浅沟渠隔离结构并朝向该第一区域；该半导体基材的一基材部分，介于该第一区域与该半导体井之间；具该第二杂质型的一第二区域，覆盖该第一区域与该基材部分且与该半导体井的至少一部分重迭，其中该第二区域形成于该半导体基材中并从该表面向下扩展；可扩展的一空乏区，沿着该第一区域与该基材部分之间的边界；以及一横向间隙，介于该第一区域与邻近的该受损部分之间，其中该横向间隙足以防止该空乏区在该空乏区的一最大扩展下扩伸至该受损部分，其中该第一区域的一下边界低于该表面超过实质0.8微米。本专利技术的目的及解决其技术问题还采用以下技术措施来进一步实现。前述的降低或消除漏电的半导体结构，其中所述的第一杂质型为N型，且该第二杂质型为P型。前述的降低或消除漏电的半导体结构，其中所述的半导体井内的P型杂质的浓度较该半导体基材的P型杂质浓度高。前述的，其中所述的该第一区域与该基材部分间的一接面受到逆向偏压时，该空乏区达到该最大扩展，该最大扩展包括该空乏区，且该空乏区的一厚度介于实质0.05微米至实质0.7微米。前述的降低或消除漏电的半导体结构，其中所述的第一区域与该基材部分间的该接面受到逆向偏压时，该空乏区在该第一区域中具有一相对正向偏压，且在该基材部分具有一相对负向偏压，而该空乏区向内扩展至该第一区域中的一内边界，且向外扩展至该第一区域与相关邻近的该受损区域之间的一外边界。前述的降低或消除漏电的半导体结构，其中所述的第二区域中的该第二杂质型的一浓度大于该第一区域中的第一杂质型态的一浓度。前述的降低或消除漏电的半导体结构，其中所述的第二区域的该第二杂质型的浓度较该半导体井大，且该第二杂质型为P型。本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本专利技术提出的一种降低或消除固定光电二极管与同时制造的浅沟渠隔离结构间的漏电的方法，其特征在于至少包括植入复数个N+型掺质，以形成一N+型区于一P型半导体基材的一表面下方；形成至少一浅沟渠隔离结构于该P型半导体基材中；形成至少一P型井横向分离该第一区域与该浅沟渠隔离结构，其中该P型半导体基材的一基材部分保持在该N+型区与该P型井之间，且该P型井包括一受损部分邻近于该浅沟渠隔离结构并朝向该N+型区；形成一P+型区覆盖该N+型区与该基材部分，并与该P型井的至少一部分重迭，该P+型区形成于该P型半导体基材内并从该表面向下扩展；形成可扩展的一空乏区沿着该N+型区与该基材部分之间的一边界；以及利用一距离将该N+型区与邻近的该受损部分横向隔开，其中当该空乏区扩展至一最大扩展宽度时，该距离足以防止该空乏区扩展至相关的该受损部分，其中该第一区域的一下边界低于该表面超过实质0.8微米。本专利技术的目的及解决其技术问题还采用以下技术措施来进一步实现。前述的降低或消除漏电的半导体的方法，其特征在于其更至少包括藉由提供一相对正向偏压于该N+型区与一相对负向偏压于该基材部分，将该N+型区与该基材部分的一接面予以逆向偏压，藉以使该空乏区向外扩展至介于该N+型区与该受损部分之间的一边界。前述的，其中形成该浅沟渠隔离结构的步骤至少包括进行一干式蚀刻本文档来自技高网...
【技术保护点】
一种半导体结构，用以降低或消除固定光电二极管与浅沟渠隔离结构之间的漏电，其特征在于该半导体结构至少包括：具一第一杂质型的一第一区域，形成于具一第二杂质型的一半导体基材的一表面下，且配置于复数个浅沟渠隔离结构之间；具该第二杂质 型的一半导体井，其中该半导体井将该第一区域与每一该些浅沟渠隔离结构横向分离，且该半导体井包括一受损部分邻近于每一该些浅沟渠隔离结构并朝向该第一区域；该半导体基材的一基材部分，介于该第一区域与该半导体井之间；具该第二杂质型的一 第二区域，覆盖该第一区域与该基材部分且与该半导体井的至少一部分重迭，其中该第二区域形成于该半导体基材中并从该表面向下扩展；可扩展的一空乏区，沿着该第一区域与该基材部分之间的边界；以及一横向间隙，介于该第一区域与邻近的该受损部 分之间，其中该横向间隙足以防止该空乏区在该空乏区的一最大扩展下扩伸至该受损部分，其中该第一区域的一下边界低于该表面超过实质０．８微米。
【技术特征摘要】
US 2004-12-9 11/007,9351.一种半导体结构，用以降低或消除固定光电二极管与浅沟渠隔离结构之间的漏电，其特征在于该半导体结构至少包括具一第一杂质型的一第一区域，形成于具一第二杂质型的一半导体基材的一表面下，且配置于复数个浅沟渠隔离结构之间；具该第二杂质型的一半导体井，其中该半导体井将该第一区域与每一该些浅沟渠隔离结构横向分离，且该半导体井包括一受损部分邻近于每一该些浅沟渠隔离结构并朝向该第一区域；该半导体基材的一基材部分，介于该第一区域与该半导体井之间；具该第二杂质型的一第二区域，覆盖该第一区域与该基材部分且与该半导体井的至少一部分重迭，其中该第二区域形成于该半导体基材中并从该表面向下扩展；可扩展的一空乏区，沿着该第一区域与该基材部分之间的边界；以及一横向间隙，介于该第一区域与邻近的该受损部分之间，其中该横向间隙足以防止该空乏区在该空乏区的一最大扩展下扩伸至该受损部分，其中该第一区域的一下边界低于该表面超过实质0.8微米。2.根据权利要求1所述的半导体结构，其特征在于其中所述的第一杂质型为N型，且该第二杂质型为P型。3.根据权利要求2所述的半导体结构，其特征在于其中所述的半导体井内的P型杂质的浓度较该半导体基材的P型杂质浓度高。4.根据权利要求1所述的半导体结构，其特征在于其中当该第一区域与该基材部分间的一接面受到逆向偏压时，该空乏区达到该最大扩展，该最大扩展包括该空乏区，且该空乏区的一厚度介于实质0.05微米至实质0.7微米。5.根据权利要求4所述的半导体结构，其特征在于其中当该第一区域与该基材部分间的该接面受到逆向偏压时，该空乏区在该第一区域中具有一相对正向偏压，且在该基材部分具有一相对负向偏压，而该空乏区向内扩展至该第一区域中的一内边界，且向外扩展至该第一区域与相关邻近的该受损区域之间的一外边界。6.根据权利要求1所述的半导体结构，其特征...
【专利技术属性】
技术研发人员：杨敦年，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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