控制结处的晶格缺陷数目的方法技术

本发明专利技术是关于一种控制结处的晶格缺陷数目的方法，其使用上是配合形成结的离子注入步骤及后续的退火步骤。此方法是在离子注入步骤之前或之后进行额外的注入步骤，以增加离开结位置的衬底区域的应力，而得以在后续退火步骤中加强衬底表层的再结晶效果，由此降低结处的应力以减少晶格缺陷数目。此方法可应用至ＣＭＯＳ元件的轻掺杂漏极或源／漏极工艺，其是在用以形成ＮＭＯＳ及ＰＭＯＳ晶体管的轻掺杂漏极或源／漏极区的多次离子注入步骤之前、之间或之后，进行前述的额外注入步骤。

【技术实现步骤摘要】

本专利技术涉及一种半导体工艺，尤其涉及一种，以及基于该方法而得的形成互补式金属氧化物半导体(CMOS)元件的轻掺杂漏极(Lightly Doped Drain，LDD)或源/漏极的方法。
技术介绍
随着半导体元件的尺寸不断缩小，半导体衬底内的晶格缺陷对元件的影响也愈来愈大。半导体材料的晶格缺陷主要有位错(dislocation)及堆垛层错缺陷(stacking fault defect)等，其是因结晶缺陷、衬底中的金属离子、离子注入造成的应力及工艺热循环等因素的复杂交互作用所导致。晶格缺陷所引起的问题主要在于额外的漏电流，尤其是当晶格缺陷通过LDD结、源/漏极结或阱区结时，漏电流将特别大，致使元件的功能或良率(yield)变差。因此，业界亟须发展一种可以减少结处的晶格缺陷数目的方法。然而至目前为止，尚无一种可以有效控制晶格缺陷形成的方法。
技术实现思路
本专利技术的目的在于提供一种，用以降低结处的晶格缺陷的数目。本专利技术的另一目的在于提供一种形成CMOS元件的LDD的方法，其是基于本专利技术的而得到的。本专利技术的又一目的在于提供一种形成CMOS元件的源/漏极的方法，其同样是基于本专利技术的而得到的。本专利技术的在使用上，是配合形成结的离子注入步骤与后续的退火步骤。此方法是进行至少一次的额外注入步骤，以增加离开结位置的衬底区域的应力，由此在后续退火工艺中加强衬底表层的再结晶效果，从而降低结处的应力，以减少该处的晶格缺陷的数目。在上述方法中，额外注入步骤的注入深度小于结的深度，而额外注入步骤的进行时点可在形成结的离子注入步骤之前或之后。另外，此结例如是MOS晶体管的LDD结或源/漏极结、阱区的结，或者是其他任何型态的PN结。本专利技术的形成CMOS元件的LDD或源/漏极的方法包括一般分别针对NMOS与PMOS晶体管所进行的离子注入步骤，以及后续用以修复衬底的晶格的退火步骤；并包括退火步骤前至少一次的上述额外注入步骤。此额外注入步骤可仅在NMOS与PMOS二者的LDD区(或源/漏极区)皆未形成之前或皆形成之后进行一次；仅在NMOS的LDD(或源/漏极)离子注入步骤与PMOS的LDD(或源/漏极)离子注入步骤二者之间进行一次；或是分别针对NMOS与PMOS晶体管而共进行两次，如此即可分别对NMOS晶体管及PMOS晶体管进行最佳化调整。如上所述，本专利技术的及形成CMOS元件的LDD或源/漏极的方法，是使用额外的注入步骤以在后续退火工艺中加强衬底表层的再结晶效果，所以可降低结处的应力，而得以减少结处的位错及堆垛层错缺陷等晶格缺陷的数目，进而降低元件的结漏电流。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并为了让本专利技术的上述和其他目的、特征及优点能更明显易懂，以下特举一优选实施例，并配合附图，详细说明如下。附图说明图1、2、3及4A、4B分别绘示本专利技术第一实施例的形成CMOS元件LDD的方法的4个范例；图5、6及7A、7B分别绘示本专利技术第二实施例的形成CMOS元件源/漏极的方法的3个范例。具体实施例方式为进一步阐述本专利技术为达成预定专利技术目的所采取的技术手段及功效，以下结合附图及优选实施例，对本专利技术的具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。第一实施例图1、2、3及4A、4B分别绘示本专利技术第一实施例的形成CMOS元件LDD的方法的范例1、2、3及4。请参阅图1，首先提供半导体衬底100，例如是P型掺杂的单晶硅衬底，其中已形成有P阱区110与N阱区120，且其上已形成有NMOS栅极114与PMOS栅极124。P阱区110与NMOS栅极114是形成在NMOS晶体管的预定区102中，N阱区120与PMOS栅极124则形成在PMOS晶体管的预定区104中。NMOS栅极114是以栅极绝缘层112与衬底100相隔，而与栅极绝缘层112组成NMOS栅结构115；PMOS栅极124是以栅极绝缘层122与衬底100相隔，而与栅极绝缘层122组成PMOS栅结构125。在以下各范例中，NMOS栅结构115与PMOS栅结构125是用作注入掩模。图1所示的范例1，是仅在N型LDD区116及P型LDD区126二者皆未形成之前进行一次额外注入步骤130，此图中116与126因尚未形成，故以点线标示。此额外注入步骤130的深度小于N型LDD区116及P型LDD区126的预定结深度，而可在离开116及126的预定结位置的衬底区域中产生晶格缺陷133，包括位错与堆垛层错缺陷等类型的晶格缺陷。额外注入步骤130所用的离子可为磷离子或砷离子等N型离子，硼离子或镓离子等P型离子，或是碳离子、硅离子或锗离子等中性离子，视该COMS元件的电性需求而定。晶格缺陷133的深度可以注入能量来控制，如此即可调整LDD区116/126的结与晶格缺陷133之间的距离，以使晶格缺陷133所加强的衬底表层的再结晶作用能有效地降低结处的应力。额外注入步骤130的剂量可依所用离子的质量及该CMOS元件的电性需求而定。例如，当所用离子为硅离子时，其所需注入剂量即高于使用锗离子的场合，这是因为硅离子的质量小于锗离子，故单一硅离子所造成的晶格破坏程度小于单一锗离子，而须以较高剂量来补偿。请参阅图2，在范例2中，额外注入步骤130仅在N型LDD区116及P型LDD区126二者皆形成之后进行一次。此例虽改变LDD注入步骤与额外注入步骤130的进行顺序，但额外注入步骤130的应力降低效果几乎不受影响。请参阅图3，在范例3中，额外注入步骤130仅在N型LDD区116的注入步骤及P型LDD区126的注入步骤二者之间进行一次。更具体而言，在N型LDD区116先于P型LDD区126形成的范例3中，额外注入步骤130的进行时点是在N型LDD区116已形成且用以定义116的注入掩模140已去除之后，但在P型LDD区126形成之前。同样地，此例虽改变LDD注入步骤与额外注入步骤130的进行顺序，但额外注入步骤130的应力降低效果几乎不受影响。依此类推，在P型LDD先于N型LDD形成的情形下，额外注入步骤的进行时点即可在P型LDD已形成且用以定义P型LDD的注入掩模已去除之后，但在N型LDD形成之前。请参阅图4A和4B所示的范例4，其是进行两次额外注入步骤430与440，以分别对NMOS晶体管及PMOS晶体管进行最佳化调整。其中，针对N型LDD区116的额外注入步骤430是以N型LDD区116的注入掩模140为注入掩模，以在离开N型LDD区116的结位置的衬底区域中产生晶格缺陷433。针对P型LDD区126的额外注入步骤440是以P型LDD区126的注入掩模150为注入掩模，以在离开P型LDD区126的结位置的衬底区域中产生晶格缺陷443。如前所述，额外注入步骤430可在N型LDD区116形成之前或之后进行，且额外注入步骤440可在P型LDD区126形成之前或之后进行。在此例中，两次额外注入步骤430与440各自可如上述那样使用N型、P型或中性离子，以符合该CMOS元件的电性需求。再者，虽然此例中N型LDD区116先于P型LDD区126形成，但其使用两次额外注入步骤的方法亦可应用至P型LDD先于N型LDD形成的场合，只要改变步骤顺序即可。由于额外离子注入本文档来自技高网...

【技术保护点】
一种控制结处的晶格缺陷数目的方法，其使用上是配合在衬底中形成结的离子注入步骤及后续的退火步骤，其中：进行额外的注入步骤以增加离开结位置的衬底区域的应力，由此在该退火步骤中加强该衬底表层的再结晶效果，从而降低该结处的应力。

【技术特征摘要】
1.一种控制结处的晶格缺陷数目的方法，其使用上是配合在衬底中形成结的离子注入步骤及后续的退火步骤，其中进行额外的注入步骤以增加离开结位置的衬底区域的应力，由此在该退火步骤中加强该衬底表层的再结晶效果，从而降低该结处的应力。2.根据权利要求1所述的控制结处的晶格缺陷数目的方法，其中该额外注入步骤是于该离子注入步骤之前或之后进行。3.根据权利要求1所述的控制结处的晶格缺陷数目的方法，其中该额外注入步骤使用N型、P型或中性离子。4.根据权利要求1所述的控制结处的晶格缺陷数目的方法，其中该结是MOS晶体管的轻掺杂漏极结或源/漏极结，或是阱区结。5.一种形成CMOS元件的轻掺杂漏极的方法，包括提供其上已形成有NMOS栅结构与PMOS栅结构的衬底，其中每一栅结构皆包括栅极与栅极介电层；在该NMOS栅结构旁的该衬底中形成N型轻掺杂漏极区；在该PMOS栅结构旁的该衬底中形成P型轻掺杂漏极区；以及进行退火步骤，以修复该衬底的晶格，其中在该退火步骤之前进行至少一次的额外注入步骤，以增加离开该N型及P型轻掺杂漏极结位置的衬底区域的应力，由此在该退火步骤中加强该衬底表层的再结晶效果，从而降低该N型及P型轻掺杂漏极结处的应力。6.根据权利要求5所述的形成CMOS元件的轻掺杂漏极的方法，其中该额外注入步骤仅在该N型及P型轻掺杂漏极区二者皆未形成前进行一次。7.根据权利要求5所述的形成CMOS元件的轻掺杂漏极的方法，其中该额外注入步骤仅在该N型及P型轻掺杂漏极区二者皆形成之后进行一次。8.根据权利要求5所述的形成CMOS元件的轻掺杂漏极的方法，其中该N型轻掺杂漏极区是形成在该P型轻掺杂漏极区形成之前或之后，且其中该额外注入步骤仅在该N型轻掺杂漏极区的形成步骤与该P型轻掺杂漏极区的形成步骤二者之间进行一次。9.根据权利要求5所述的形成CMOS元件的轻掺杂漏极的方法，其中该额外注入步骤使用N型、P型或中性离子。10.根据权利要求5所述的形成CMOS元件的轻掺杂漏极的方法，其中该N型轻掺杂漏极区是形成在该P型轻掺杂漏极区形成之前或之后，且其中该额外注入步骤进行两次，包括使用第一掩模的第一额外注入步骤和使用第二掩模的第二额外注入步骤，其中该第一掩模为用以形成该N型轻掺杂漏极区的掩模，且该第二掩模为用以形成该P型轻掺杂漏极区的掩模；以及该第一额外注入步骤是在该N型轻掺杂漏极区形成之前或之后进行，且该第二额外注入步骤是在该P型轻掺杂漏极区形成之前或之后进行。11.根...

【专利技术属性】
技术研发人员：谢炳邦，龚吉富，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]