具有改进的擦除功能的闪存设备和控制其擦除操作的方法技术

本发明专利技术涉及具有改进擦除功能的闪存设备和控制其擦除操作的方法。根据本发明专利技术，闪存设备包括存储单元块，其每个具有共享局部字线和位线的多个存储单元；Ｘ－解码器，解码行地址信号并输出解码信号；块选择单元，响应于解码信号而选择存储单元块中的一些，并将所选存储单元块的局部字线分别连接到对应全局字线；以及高电压产生器，响应于读取命令、编程命令和擦除命令之一而产生字线偏压，并响应于解码信号而分别将所产生的字线偏压提供给全局字线，其中由高电压产生器响应于擦除命令而产生的字线偏压分别具有正值。因此，在擦除操作中正偏压被施加到全局字线。这样，可以防止由于通路栅的泄漏电流导致的未被选择的存储单元块的浅擦除现象。

【技术实现步骤摘要】

本专利技术涉及半导体存储设备和控制其操作的方法，更具体地，涉及闪存设备和控制其擦除操作的方法。
技术介绍
通常，闪存设备可分类为一般用来高速存储少量信息的NOR型、以及一般用来存储大量信息的NAND型。另外，闪存设备执行读取操作、编程操作和擦除操作。更具体地说，NAND型闪存设备的编程操作和擦除操作是通过在存储单元(cell)的P-阱和浮置栅极(floating gate)之间的绝缘膜内发生的Fowler-Nordheim(FN)隧穿效应(tunneling)来执行的。也就是说，当通过FN隧穿效应将电子注入存储单元的浮置栅极时，执行闪存设备的编程操作。在编程操作中，只有在存储单元块中包括的多个存储单元中的所选择的存储单元被编程(program)。另外，当存储单元的浮置栅极中存在的电子通过FN隧穿效应而释放到P-阱时，执行闪存设备的擦除操作。在擦除操作中，在存储单元块中包含的全部存储单元中存储的数据被同时擦除。也就是说，擦除操作是在存储单元块的基础上执行的。图1是用于解释传统闪存设备的擦除操作的存储单元和通路栅(pass gate)的电路图。参照图1，在擦除操作中，将0V的偏压Vb施加到全局(global)字线GWL，而将20V的主体电压(bulk voltage)VBK1施加到存储单元CA1至CAn和CB1至CBn(其中n是整数)的P-阱。存储单元CA1至CAn和CB1至CBn的源极和漏极被浮置。另外，将电压(Vcc)电平的块选择信号BKSEL1施加到连接在所选择的(即，将被擦除的)存储单元块A的局部字线WL1与全局字线GWL之间的NMOS晶体管NM1的栅极。将0V的主体电压VBK2施加到NMOS晶体管NM1的衬底(未示出)。NMOS晶体管NM1响应于块选择信号BKSEL1而导通，并且局部字线WL1连接到全局字线GWL。因此，局部字线WL1的电压变成0V，并且在连接到局部字线WL1的存储单元CA1至CAn的控制栅极(未示出)和存储单元CA1至CAn的P-阱之间产生20V的电压差。因此，当存储单元CA1至CAn的浮置栅极的电子被释放到P-阱时，执行存储单元块A的擦除操作。同时，连接在未被选择的(即，将不会被擦除的)存储单元块B的局部字线WL2与全局字线GWL之间的NMOS晶体管NM2的栅极被施加了0V的块选择信号BKSEL2。另外，将0V的主体电压VBK2施加到NMOS晶体管NM2的衬底上。NMOS晶体管NM2响应于块选择信号BKSEL2而关断，并且局部字线WL2与全局字线GWL分离。这使得局部字线WL2被浮置。随后，通过电容耦合现象将施加到存储单元CB1至CBn的P-阱的20V的主体电压VBK1施加到局部字线WL2，并且局部字线WL2的电压电平相应地升压(boost)到大约19V。这导致在局部字线WL2和存储单元CB1至CBn的P-阱之间的1V的微小电压差，由此电子不会从存储单元CB1至CBn的浮置栅极释放。作为结果，在执行存储单元块A的擦除操作期间，不执行存储单元块B的擦除操作。然而，尽管NMOS晶体管NM2被关断，但是可能在NMOS晶体管NM2中产生泄漏电流。因此，被升压到接近主体电压VBK1的电压电平的局部字线WL2的电压电平可能逐渐减小。这导致存储单元CB1至CBn的控制栅极和P-阱之间的电压差增大。因此，存在这样的问题，即少量电子从不应被擦除的存储单元CB1至CBn的浮置栅极释放的现象(即，浅擦除(shallow erase))。当闪存设备中包括的存储单元块的数量增加时，诸如浅擦除的擦除混乱(erase disturbance)变得更加严重。例如，无论存储单元块何时逐一执行擦除操作，都在不应被擦除的存储单元块的存储单元中重复产生浅擦除现象。因此，当对应的存储单元的阈值电压逐渐降低时，存在发生读取操作失败的问题。
技术实现思路
因此，本专利解决了上述问题，并公开了这样的闪存设备，其中，可以通过在擦除操作中向全局字线施加正偏压来防止由于通路栅的泄漏电流而导致的未被选择的存储单元块的浅擦除现象。本专利还公开了一种控制闪存设备的擦除操作的方法，其中可以通过在擦除操作中向全局字线施加正偏压来防止由于通路栅的泄漏电流而导致的未被选择的存储单元块的浅擦除现象。为了实现上述目的，提供了一种闪存设备，包括存储单元块，每个具有共享局部字线和位线的多个存储单元；X-解码器，其将行地址信号解码，并输出解码后的信号；块选择单元，其响应于解码后的信号而选择一些存储单元块，并将所选存储单元块的局部字线分别连接到对应的全局字线；以及高电压产生器，其响应于读取命令、编程命令和数据擦除命令之一产生字线偏压，并响应于所述解码后的信号而将所产生的字线偏压分别提供给全局字线，其中，由高电压产生器响应于擦除命令而产生的字线偏压分别具有正值。本专利还公开了一种控制闪存设备的擦除操作的方法，包括以下步骤响应于擦除命令和行地址信号，将每个都具有正值的字线偏压分别提供给全局字线；将主体电压提供给全部存储单元块的存储单元；通过将地电压提供给全局漏极选择线和全局源极选择线，将存储单元的漏极和源极浮置；以及响应于行地址信号而选择存储单元块之一，并将所选存储单元块的局部字线连接到全局字线。附图说明图1是说明传统闪存设备的擦除操作的存储单元和通路栅的电路图；图2是根据本专利实施例的示例闪存设备的方框图；图3是图2所示的示例存储单元阵列、块选择单元、第二偏压产生器和X-解码器的详细电路图；图4是图3所示的存储单元、通路栅以及偏压选择单元的示例电路图；图5A是图4所示的通路栅的示例横截面图；图5B是示出根据图4所示的字线偏压变化的通路栅能势(energy potential)的变化的示例图；图6是根据本专利另一实施例的闪存设备的示例方框图；图7是图6所示的存储单元阵列、块选择单元、第二偏压产生器、第二主体电压产生器和X-解码器的示例电路图；图8是图7所示的存储单元、通路栅、偏压选择单元和主体电压选择单元的示例电路图；图9A是图8所示的通路栅的示例横截面图；以及图9B是示出根据图8所示的字线的偏压和主体电压变化的通路栅能势化的示例图。具体实施例方式现在，将参照附图描述根据本专利的各种实施例。因为出于本领域普通技术人员能理解本专利的目的而提供了各种实施例，因此可以以各种方式对其进行修改，并且本专利的范围不受稍后描述的各种实施例限制。图2是根据本专利实施例的闪存设备的方框图。参照图2，闪存设备100包括存储单元阵列110、输入缓冲器120、控制逻辑电路130、高电压产生器140、X-解码器150、块选择单元160、页缓冲器170、Y-解码器180和数据I/O缓冲器190。存储单元阵列110包括存储单元块MB1至MBK(其中K是整数)，每个具有多个存储单元(未示出)。输入缓冲器120接收命令信号CMD或地址信号ADD，并将其输出到控制逻辑电路130。控制逻辑电路130响应于外部控制信号/WE、/RE、ALE和CLE而接收命令信号CMD或地址信号ADD。控制逻辑电路130响应于命令信号CMD而产生读取命令READ、编程命令PGM和擦除命令ERS之一。控制逻辑电路130响应于地址信号ADD而产生行地址信号RADD和列地址信号CADD。高电压产生器140包括主本文档来自技高网...

【技术保护点】
一种闪存设备，包括：存储单元块，每个具有共享局部字线和位线的多个存储单元；Ｘ－解码器，其将行地址信号解码，并输出解码信号；块选择单元，其响应于解码信号而选择存储单元块中的一些，并将所选择的存储单元块的局部字线分别连接 到对应的全局字线；以及高电压产生器，其响应于读取命令、编程命令和擦除命令之一而产生字线偏压，并响应于解码信号而分别将所产生的字线偏压提供给全局字线，其中，由高电压产生器响应于擦除命令而产生的字线偏压分别具有正值。

【技术特征摘要】
KR 2005-3-10 20182/051.一种闪存设备，包括存储单元块，每个具有共享局部字线和位线的多个存储单元；X-解码器，其将行地址信号解码，并输出解码信号；块选择单元，其响应于解码信号而选择存储单元块中的一些，并将所选择的存储单元块的局部字线分别连接到对应的全局字线；以及高电压产生器，其响应于读取命令、编程命令和擦除命令之一而产生字线偏压，并响应于解码信号而分别将所产生的字线偏压提供给全局字线，其中，由高电压产生器响应于擦除命令而产生的字线偏压分别具有正值。2.如权利要求1所述的闪存设备，其中，高电压产生器还响应于读取命令、编程命令和擦除命令之一而产生存储单元的主体电压、漏极偏压和源极偏压。3.如权利要求2所述的闪存设备，其中，由高电压产生器响应于擦除命令而产生的字线偏压低于由高电压产生器响应于擦除命令而产生的存储单元的主体电压，并且这两个电压之间的差高于或约等于15V。4.如权利要求2所述的闪存设备，其中，块选择单元包括响应于解码信号而产生块选择信号的块切换单元；以及通路栅电路，其分别对应于存储单元块而布置，并分别响应于块选择信号而被激活或禁止，其中，通路栅电路在分别被激活时分别将全局字线连接到存储单元块的对应局部字线。5.如权利要求2所述的闪存设备，其中，每个通路栅电路包括通路栅，所述通路栅分别连接在全局字线和对应的存储单元块的局部字线之间，并响应于块选择信号之一而同时导通或关断。6.如权利要求5所述的闪存设备，其中，每个通路栅是具有单阱结构的MOS晶体管。7.如权利要求5所述的闪存设备，其中，每个通路栅是具有三重阱结构的MOS晶体管。8.如权利要求7所述的闪存设备，其中，高电压产生器还响应于擦除命令而将用于擦除的主体电压提供给通路栅电路的通路栅的三重阱中的一些。9.如权利要求8所述的闪存设备，其中，用于擦除的主体电压具有负值。10.如权利要求9所述的闪存设备，其中，用于擦除的主体电压低于由高电压产生器响应于擦除命令而产生的存储单元的主体电压，并且这两个电压之间的差低于或约等于每个通路栅的结击穿电压。11.如权利要求1所述的闪存设备，其中，高电压产生器包括第一偏压产生器，其响应于读取命令、编程命令和擦除命令之一以及解码信号而产生漏极偏压和源极偏压；第二偏压产生器，其响应于读取命令、编程命令和擦除命令之一以及解码信号而产生读取电压、编程电压或擦除电压作为字线偏压，并将该字线偏压分别提供给全局字线；以及主体电压产生器，其响应于读取命令、编程命令和擦除命令之一而产生存储单元的主体电压，其中，擦除电压具有正值，并且低于由主体电压产生器响应于擦除命令而产生的存储单元的主体电压，并且其中，这两个电压之间的差高于或约等于15V。12.如权利要求11所述的闪存设备，其中，第二偏压产生器包括第一泵电路，其响应于读取命令而产生读取电压；第二泵电路，其响应于编程命令而产生编程电压；第三泵电路，其响应于擦除命令而产生擦除电压；以及偏压选择单元，其响应于解码信号而选择读取电压、编程电压或擦除电压，并将所选择的电压分别输出到全局字线，作为字线偏压。13.如权利要求12所述的闪存设备，其中，偏压选择单元包括选择信号产生器，其根...

【专利技术属性】
技术研发人员：李熙烈，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]