载体带制造技术

根据本发明专利技术的载体带包括在很长的绝缘带上以规则的间隔提供的多个带式载体封装、分别装配在多个带式载体封装中的每一个中的第一和第二集成电路器件。此外，连接线只在用于第一集成电路器件的端子中的一个和用于第二集成电路器件的端子中的一个之间电气地短路。这个构造既防止了集成电路器件受到静电放电的损害，又允许进行关于集成电路器件的性能测试，例如通过将探针引脚应用于输入或输出引脚来检查信号的输入／输出。

【技术实现步骤摘要】

本专利技术涉及载体带(carrier tape)，更特别地涉及这样的载体带，其具有以规则的间隔提供在很长的绝缘带上的多个带式载体封装以及装配在所述多个带式载体封装中的每一个上的多个集成电路器件。
技术介绍
近年来将集成电路器件实现(implement)到带式载体封装上的方法被广泛用作集成电路器件的实现方法。由于它的柔韧性和处理细密节距的能力，现在带式载体封装是实现为LCD(液晶显示器)面板提供驱动信号的集成电路器件的主要方法。上述类型的载体封装是在很长的载体带上制造的并为用户而输送到芯片装配器的位置。芯片装配器从载体带一个一个地冲压出带式载体封装，并将冲压的带式载体封装实现到液晶显示器面板上。在从在形成图案了的绝缘带上实现集成电路器件到从载体带冲压出带式载体封装的步骤的过程中，由于部件之间的摩擦引起的带电在彼此相邻放置的集成电路器件之间会产生电位差，从而导致静电放电损害集成电路器件。为了防止集成电路器件受到静电放电的损害，提出了一种载体带，其中所有在每一带式载体封装上形成的多个输入端子用相同的电位线来电气短路，而且所有在每一带式载体封装上形成的多个输出端子用相同的电位线来电气地短路(例如，编号为2003-318232的日本未审查专利公开中，图1和段 )。但是已经发现，在编号为2003-318232的日本未审查专利公开所披露的技术中，所有多个输入及输出端子都用相同的电位线来短路，因此不可能执行关于集成电路器件的性能测试，例如在带式载体封装从载体带冲压出之前通过将探针引脚应用于输入或输出引脚来检查信号的输入/输出。
技术实现思路
根据本专利技术的一个方面，提供一种载体带，其包括在绝缘带上提供的至少一个带式载体封装，提供给带式载体封装的第一和第二集成器件，第一和第二集成器件中的每个包括多个端子，第一集成电路器件的端子中的第一个电气地连接在第二集成电路器件的端子中的第一个上，第一集成电路器件的端子中的第二个没有电气地连接在第二集成电路器件的端子中的第二个上。在前面说明的构造既防止了集成电路在制造带式载体封装的步骤期间受静电放电的损害，又允许进行关于集成电路器件的性能测试，例如通过在端子之间应用探针引脚来检查信号的输入/输出。附图说明根据下面结合附图的说明，本专利技术的上述及其它目的、优点以及特征会更加明显，其中图1是示出了根据本专利技术第一实施例的载体带的构造的平面图；图2是示出了在从载体带切割和分离带式载体封装的时候带的路径的图；图3是示出了载体带和间隔带之间的关系的透视图；图4是示出了根据本专利技术第一实施例的载体带的构造的平面图，更特别地用于说明输入端子之间的连接关系；图5是示出了电源端子和信号端子的时间图的实例的图；图6是示出了根据本专利技术第二实施例的载体带的构造的平面图；以及图7是示出了根据本专利技术第二实施例的载体带的构造的平面图，更特别地用于说明输入端子之间的连接关系。具体实施例方式现在将在此参考说明性的实施例来对该专利技术加以说明。本领域的技术人员明白，使用本专利技术的教导可以实现许多替换实施例，本专利技术并不受限于出于说明的目的而举例说明的实施例。第一实施例以下参考附图详细说明根据本专利技术第一实施例的载体带的构造。图1是示出了根据本专利技术第一实施例的载体带的构造的平面图。如图1中所示，载体带1包括在很长的绝缘带100上以规则的间隔提供的多个带式载体封装200。如图1中所示，多个链齿孔101在绝缘带100的两侧沿着绝缘带100延伸的方向以规则的间隔形成。绝缘带100是由诸如聚酰亚胺此类的柔性材料形成的。多个链齿孔101用于间歇地馈给载体带100，例如在从载体带1上一个一个地冲压带式载体封装200的时候。如图1中所示，第一集成电路器件201和第二集成电路器件202提供给带式载体封装200中的每一个。第一和第二集成电路器件201和202分别通过例如带式自动焊接(TAB)法，装配在带式载体封装200中的每一个上。尽管出于方便起见，在图2中只举例说明了两个集成电路器件，但可以有三个或更多的。此外如图1中所示，多个输入端子203和多个输出端子204在带式载体封装200上以规则的间隔平行地排列。尽管在图1中多个输入端子203和多个输出端子204是沿着绝缘带100延伸的方向以规则的间隔排列的，但它们也可以沿着垂直于绝缘带100延伸方向的方向来排列。如图1中所示，第一和第二半导体器件201和202是以矩形的形状形成的，沿着它们的长边在矩形形状的两侧提供了输入及输出引脚。如图1中所示，第一和第二半导体器件201和202的输入引脚放置在有多个输入端子203的一侧，而第一和第二半导体器件201和202的输出引脚则放置在有多个输出端子204的一侧。每一输入引脚连在相应的输入端子203上，相似地，每一输出引脚连接在相应的输出端子204上。如图1中所示，在带式载体封装200中，形成了线205，用于在第一和第二集成电路器件201和202与多个输入端子203之间电气地连接，以及线206用于在各个集成电路器件201和202与多个输出端子204之间电气地连接。多个输入端子203、多个输出端子204、线205以及206是使用诸如铜和金箔此类的导电材料来构图和形成的。集成电路器件201和202、线205和206涂有绝缘膜(未示出)。输入端子203和输出端子204未涂有绝缘膜(未示出)，但形成输入端子203和输出端子204的导电材料是裸露的。一般而言，多个输出端子204连在第一和第二集成电路器件201和202里面相对大的MOS晶体管(未示出)的漏极或源极上。此外，MOS晶体管的漏极或源极连在衬底的n阱上的p型扩散区上。因为由于pn结的结电容，防御静电的晶体管对静电的耐压高。由于输入保护电路一般也提供给多个输入端子203，防御静电放电损害的措施常常被应用于输入端子。但是在如图1中所示第一和第二半导体器件201和202被排列得彼此相邻的情况中，一个半导体器件(例如201)可以被静电充电至+1000V，而另一个半导体器件(例如202)可以被静电充电至-1000V。如果在这样的条件下冲压带式载体封装，模子的挤压刀片接触而形成了放电路径，导致高电流在相邻的半导体器件201和202之间流动。在这里出现的放电太高以至于无法通过普通的防御静电放电损害的措施来加以保护，因此致使相邻的半导体器件201和202受到静电放电的损害。提供用于高电流的保护装置是有可能的，但是这增大了半导体器件的尺寸，不是现实的措施。为了克服该问题，连接线500仅为在用于第一集成电路器件201的端子中的一个和用于与第一集成电路201相邻的第二集成电路器件202的端子中的一个之间电气地短路而设，如图1中所示。之所以专门提供连接线500给有输入端子203的一侧的原因是电源电压和接地电压只应用于有输入端子203的一侧。另一方面，通常所有输出端子204都是信号端子，因此相较于将连接线500装配在有输入端子203的一侧，将连接线500装配在有输出端子204的一侧是不利的。连接线500在使用诸如铜或金箔此类的导电材料来构图和形成多个输入端子203、多个输出端子204、线205及206的同时形成。通过以上述方式来布置载体带1，第一和第二集成电路器件201和202通过连接线500电气地连接，因此第一和第二集成电路器件20本文档来自技高网...

【技术保护点】
一种载体带，其包括：在绝缘带上提供的至少一个带式载体封装；以及提供到所述带式载体封装的第一和第二集成电路器件，第一和第二集成电路器件中的每个包括多个端子，第一集成电路器件的端子中的第一个电气地连接在第二集成电路器件的端子中的 第一个上，第一集成电路器件的端子中的第二个没有电气地连接在第二集成电路器件的端子中的第二个上。

【技术特征摘要】
JP 2005-5-24 2005-1504301.一种载体带，其包括在绝缘带上提供的至少一个带式载体封装；以及提供到所述带式载体封装的第一和第二集成电路器件，第一和第二集成电路器件中的每个包括多个端子，第一集成电路器件的端子中的第一个电气地连接在第二集成电路器件的端子中的第一个上，第一集成电路器件的端子中的第二个没有电气地连接在第二集成电路器件的端子中的第二个上。2.如权利要求1所述的载体带，其中第一个端子在相同的电位上。3.如权利要求2所述的载体带，其中第一个端子是电源端子。4.如权利要求2所述的载体带，其中第一个端子是接地端子。5.如权利要求2所述的载体带，其中第一个端子是有相同功能的端子。6.如权利要求2所述的载体带，其中第一个端子具有比第二个端子更宽的第一宽度。7.如权利要求1所述的载体带，还包括连接线，用于在用于第一集成电路器件的端子和用于第二集成电路器件的端子之间电气地短路；以及切断面线，用于与带式载体封装的轮廓线一起切割和分离多个带式载体封装中的每一个，其中所述连接线在绝缘带上并提供在带式载...

【专利技术属性】
技术研发人员：铃木雄三，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]