本实用新型专利技术提供了一种移位寄存器单元、栅极驱动电路及显示面板,该移位寄存器单元包括:辅助控制子电路用于向基准节点提供基准电压;输入子电路用于在输入端提供的输入电压的控制下,将第一电压端提供的第一电压传输至上拉节点;辅助控制子电路还用于在第一控制端提供的第一控制电压的控制下,导通上拉节点和基准节点,使上拉节点处的电压至少为第一电压;控制子电路用于在上拉节点的电压的控制下,将时钟信号端提供的时钟信号传输至输出端,并与辅助控制子电路共同将上拉节点处的第一电压上拉至中间电压。通过将上拉节点处电压由第一电压进一步抬高至中间电压,从而避免漏电拉低上拉节点处的电压的问题,延长实际充电时间。延长实际充电时间。延长实际充电时间。
【技术实现步骤摘要】
移位寄存器单元、栅极驱动电路及显示面板
[0001]本技术属于显示
,尤其涉及一种移位寄存器单元及驱动方法、栅极驱动电路及显示面板。
技术介绍
[0002]在显示
,例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过栅极驱动电路来实现。例如,栅极驱动电路可以通过绑定的集成驱动电路实现。
[0003]近些年,随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高,也可以将栅极驱动电路直接集成在阵列基板上构成GOA(Gate
‑
driver On Array)来对栅线提供开关电压信号,从而控制多行栅线按照预设顺序依次打开,并且,同时由数据线向像素阵列中对应行的像素单元提供数据信号,以在各像素单元形成显示图像的各灰阶所需要的灰阶电压,进行显示一帧图像。
[0004]目前的显示面板越来越多地采用GOA技术来对栅线进行驱动。
技术实现思路
[0005]本技术实施例提供了一种移位寄存器单元、栅极驱动电路及显示面板,通过将上拉节点处电压由第一电压进一步抬高至中间电压,从而避免漏电拉低上拉节点处的电压的问题,延长实际充电时间。
[0006]第一方面,提供一种移位寄存器单元,包括:辅助控制子电路、输入子电路和控制子电路,以及输入端、输出端、时钟信号端、第一电压端、第一控制端和上拉节点;
[0007]所述辅助控制子电路包括基准节点,所述辅助控制子电路用于向所述基准节点提供基准电压;
[0008]所述输入子电路与所述输入端、所述第一电压端和所述上拉节点电连接,所述输入子电路用于在所述输入端提供的输入电压的控制下,将所述第一电压端提供的第一电压传输至所述上拉节点;
[0009]所述辅助控制子电路与所述第一控制端、所述上拉节点和所述输出端电连接,所述辅助控制子电路还用于在所述第一控制端提供的第一控制电压的控制下,导通所述上拉节点和所述基准节点,使所述上拉节点处的电压至少为所述第一电压,所述基准电压大于或者等于所述第一电压;
[0010]所述控制子电路与所述上拉节点、所述时钟信号端和所述输出端电连接,所述控制子电路用于在所述上拉节点的电压的控制下,将所述时钟信号端提供的时钟信号传输至所述输出端,并与所述辅助控制子电路共同将所述上拉节点处的所述第一电压上拉至中间电压。
[0011]本技术实施例提供了一种移位寄存器单元,通过在移位寄存器单元中增加包括基准节点的辅助控制子电路,并通过为基准节点提供基准电压,然后控制上拉节点和基
准节点导通,可以使得上拉节点处的电压至少为第一电压,再将上拉节点处电压进一步抬高至中间电压,从而避免其他晶体管漏电拉低上拉节点处的电压,延长实际充电时间,进而解决对每一行亚像素P对应的充电时长被缩减的问题,保证了充电率,也能有效防止出现错充。
[0012]结合第一方面,该移位寄存器单元还包括复位子电路、复位端和第二电压端;所述复位子电路与所述复位端、所述第二电压端、所述上拉节点和所述输出端电连接,所述复位子电路用于在所述复位端提供的复位电压的控制下,将所述第二电压端提供的第二电压传输至所述上拉节点和所述输出端,对所述上拉节点和所述输出端进行复位。
[0013]结合第一方面,所述输入子电路包括第一晶体管,所述第一晶体管的栅极与所述输入端电连接,所述第一晶体管的第一极与所述第一电压端电连接,所述第一晶体管的第二极与所述上拉节点电连接。
[0014]结合第一方面,所述控制子电路包括第二晶体管和第一电容;所述第二晶体管的栅极、所述第一电容的第一极均与所述上拉节点电连接,所述第二晶体管的第一极与所述时钟信号端电连接,所述第二晶体管的第二极、所述第一电容的第二极均与所述输出端电连接。
[0015]结合第一方面,所述移位寄存器还包括第二控制端和第三控制端;所述辅助控制子电路还与所述第二控制端和所述第三控制端电连接,所述辅助控制子电路用于在所述第二控制端提供的第二控制电压的控制下,将所述第三控制端提供的基准电压传输至所述基准节点。
[0016]结合第一方面,所述辅助控制子电路包括包括第三晶体管、第四晶体管和第二电容;所述第三晶体管的栅极与所述第一控制端电连接,所述第三晶体管的第一极与所述上拉节点电连接,所述第三晶体管的第二极与所述基准节点电连接;所述第四晶体管的栅极与所述第二控制端电连接,所述第四晶体管的第一极与所述第三控制端电连接,所述第四晶体管的第二极与所述基准节点电连接;所述第二电容的第一极与所述基准节点电连接,所述第二电容的第二极与所述输出端电连接。
[0017]结合第一方面,所述第三控制端与所述第一电压端电连接。
[0018]结合第一方面,所述复位子电路包括第五晶体管和第六晶体管;所述第五晶体管的栅极与所述复位端电连接,所述第五晶体管的第一极与所述上拉节点电连接,所述第五晶体管的第二极与所述第二电压端电连接;所述第六晶体管的栅极与所述复位端电连接,所述第六晶体管的第一极与所述输出端电连接,所述第六晶体管的第二极与所述第二电压端电连接。
[0019]第二方面,提供一种栅极驱动电路,包括多个级联的如第一方面及第一方面中的任意一种实现方式所述的移位寄存器单元;第一级移位寄存器单元的输出端与第二级移位寄存器单元的输入端电连接;最后一级移位寄存器单元的输出端与前一级移位寄存器单元的复位端电连接;除了所述第一级移位寄存器单元和所述最后一级移位寄存器单元外,其余每个移位寄存器单元的输出端与前一级移位寄存器单元的复位端、下一级移位寄存器单元的输入端均电连接。
[0020]第三方面,提供一种显示面板,包括如上述第二方面所述的栅极驱动电路。
[0021]本技术实施例提供了一种移位寄存器单元、栅极驱动电路及显示面板,通过
在移位寄存器单元中增加包括基准节点的辅助控制子电路,并通过为基准节点提供基准电压,然后控制上拉节点和基准节点导通,可以使得上拉节点处的电压至少为第一电压,再将上拉节点处电压进一步抬高至中间电压,从而避免其他晶体管漏电拉低上拉节点处的电压,延长实际充电时间,进而解决对每一行亚像素对应的充电时长被缩减的问题,保证了充电率,也能有效防止出现错充。
附图说明
[0022]为了更清楚地说明本技术实施例中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本技术的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
[0023]图1是一种显示面板的俯视结构示意图;
[0024]图2是图1中的栅极驱动电路的结构示意图;
[0025]图3是范例技术中的一种移位寄存器单元的电路结构图;
[0026]图4是图3中的移位寄存器单元在不同阶段对应的等效电路图;
[0027]图5是图3中的移位寄存器单元对应的时序图;
[0028]图6是本技术提供的一种移位本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种移位寄存器单元,其特征在于,包括:辅助控制子电路、输入子电路和控制子电路,以及输入端、输出端、时钟信号端、第一电压端、第一控制端和上拉节点;所述辅助控制子电路包括基准节点,所述辅助控制子电路用于向所述基准节点提供基准电压;所述输入子电路与所述输入端、所述第一电压端和所述上拉节点电连接,所述输入子电路用于在所述输入端提供的输入电压的控制下,将所述第一电压端提供的第一电压传输至所述上拉节点;所述辅助控制子电路与所述第一控制端、所述上拉节点和所述输出端电连接,所述辅助控制子电路还用于在所述第一控制端提供的第一控制电压的控制下,导通所述上拉节点和所述基准节点,使所述上拉节点处的电压至少为所述第一电压,所述基准电压大于或者等于所述第一电压;所述控制子电路与所述上拉节点、所述时钟信号端和所述输出端电连接,所述控制子电路用于在所述上拉节点的电压的控制下,将所述时钟信号端提供的时钟信号传输至所述输出端,并与所述辅助控制子电路共同将所述上拉节点处的所述第一电压上拉至中间电压。2.根据权利要求1所述的移位寄存器单元,其特征在于,所述移位寄存器单元还包括复位子电路、复位端和第二电压端;所述复位子电路与所述复位端、所述第二电压端、所述上拉节点和所述输出端电连接,所述复位子电路用于在所述复位端提供的复位电压的控制下,将所述第二电压端提供的第二电压传输至所述上拉节点和所述输出端,对所述上拉节点和所述输出端进行复位。3.根据权利要求1所述的移位寄存器单元,其特征在于,所述输入子电路包括第一晶体管,所述第一晶体管的栅极与所述输入端电连接,所述第一晶体管的第一极与所述第一电压端电连接,所述第一晶体管的第二极与所述上拉节点电连接。4.根据权利要求1所述的移位寄存器单元,其特征在于,所述控制子电路包括第二晶体管和第一电容;所述第二晶体管的栅极、所述第一电容的第一极均与所述上拉节点电连接,所述第二晶体管的第一极与所述时钟信号端电连接,所述第二晶体管的第二极、所述第一电容的第二极...
【专利技术属性】
技术研发人员:何静,郑浩旋,
申请(专利权)人:惠科股份有限公司,
类型:新型
国别省市:
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