存储器制造技术

本发明专利技术提供可以减小存储单元尺寸的存储器。该存储器具有：在ｐ型硅基板（１１）的主表面上形成，作为在存储单元（９）中包含的二极管（１０）的阴极和字线（７）起作用的ｎ型杂质区域（１２）；在ｎ型杂质区域（１２）的表面隔开规定间隔地形成多个，且作为二极管（１０）的阳极起作用的ｐ型杂质区域（１４）；在ｐ型硅基板（１１）上形成，与ｐ型杂质区域（１４）连接的位线（８）；和设置在位线（８）的上层，以每个规定间隔与ｎ型杂质区域（１２）连接的布线层（２７）。

【技术实现步骤摘要】

本专利技术涉及存储器，特别是涉及掩模型ROM等的存储器。
技术介绍
至今，作为存储器的一个例子的掩模型ROM是众所周知的(例如，参照专利文献1)。在上述专利文献1中揭示的以往的一个例子的掩模型ROM中，在各存储单元的每一个中设置包含源极区域和漏极区域的1个晶体管。并且，在基于该以往的一个例子的掩模型ROM中，根据是否设置用于将各存储单元的晶体管的漏极区域和布线连接起来的第2层的接触孔，来设定存储单元具有的数据。专利文献1日本特开平5-275656号公报但是，在上述专利文献1揭示的以往的掩模型ROM中，因为在各存储单元的每一个中设置着1个晶体管，所以存在着存储单元尺寸变大的问题。
技术实现思路
本专利技术就是为了解决上述那样的课题而提出的，本专利技术的一个目的是提供可以减小存储单元尺寸的存储器。为了达到上述目的，本专利技术的一个方式中的存储器，具有在半导体基板的主表面上形成，作为在存储单元中包含的二极管的一个电极以及字线起作用的第1导电型的第1杂质区域；在第1杂质区域12的表面隔开规定间隔地形成多个，且作为二极管的另一个电极起作用的第2导电型的第2杂质区域；在半导体基板上形成，与第2杂质区域连接的位线；和设置在位线的上层，以每个规定间隔与第1杂质区域连接的布线。在这一方式的存储器中，如上所述，如果通过在半导体基板的主表面上设置作为在存储单元中包含的二极管的一个电极起作用的第1导电型的第1杂质区域、和作为在存储单元中包含的二极管的另一个电极起作用的第2导电型的第2杂质区域，从而将由该第1和第2杂质区域构成的二极管排列成矩阵状(交叉点状)，则能够形成交叉点型的存储器。这时，因为1个存储单元包含1个二极管，所以与1个存储单元包含1个晶体管的情形比较，能够减小存储单元尺寸。并且，因为通过将设置在位线的上层的布线以每个规定间隔与作为字线起作用的第1杂质区域连接，从而能够抑制由第1杂质区域的长度增大引起的电阻增大，所以能够抑制字线的下降(上升)速度的降低。在上述方式的存储器中，优选，以在与第1杂质区域的延伸方向交叉的方向延伸的方式形成位线；以沿第1杂质区域的延伸方向延伸的方式形成布线。如果这样构成，因为能够相互交叉地配置位线和作为字线起作用的第1杂质区域，所以如果分别将第2杂质区域配置在位线和作为字线起作用的第1杂质区域的交叉点上，则能够容易地将由第1和第2杂质区域构成的二极管排列成矩阵状。并且，如果从以沿第1杂质区域的延伸方向延伸的方式形成的布线，以规定间隔对第1杂质区域进行打桩，则能够容易地以规定间隔将布线与第1杂质区域连接起来。在该情况下，优选，还具有连接孔，其设置在位线的下方，用于电连接位线和第2杂质区域；根据是否与形成存储单元的区域对应地来设置连接孔，切换存储单元的数据。如果这样构成，通过用于切换在位线的下方设置的存储单元的数据的连接孔，能够抑制对以沿第1杂质区域的延伸方向延伸的方式形成设置在位线的上方的布线带来的阻碍。在上述方式的存储器中，优选，以在规定方向延伸的方式形成第1杂质区域，并且沿与规定方向交叉的方向形成多个第1杂质区域；还具有第1半导体层，其设置在将相邻的2个第1杂质区域分离的元件分离区域上。如果这样构成，当通过将杂质离子注入到半导体基板而形成第1杂质区域时，能够由第1半导体层，抑制杂质到达元件分离区域的半导体基板。由此，能够抑制由杂质到达元件分离区域的半导体基板引起的使相邻的2个第1杂质区域导通那样不良情况的发生。在该情况下，优选，还具有包含由第2半导体层构成的栅电极的晶体管；第1半导体层和构成晶体管栅电极的第2半导体层由同一层构成。如果这样构成，因为通过对同一层进行图案形成，能够在1个工序中同时形成第1半导体层和构成晶体管栅电极的第2半导体层，所以能够使制造工艺简单化。在包含上述第1半导体层的结构中，优选，第1半导体层被接地。如果这样构成，能够将第1半导体层的电位固定在0V。由此，例如，当将元件分离区域的半导体基板构成为p型，并且将经由元件分离区域相邻的2个第1杂质区域构成为n型时，在由第1半导体层、元件分离区域的p型半导体层基板和经由元件分离区域相邻的2个的n型第1杂质区域构成的n沟道MOS晶体管中，因为能够将作为栅电极的第1半导体层的电位固定在0V，所以能够使该晶体管处于截止状态。因此，能够可靠地抑制电流在经由元件分离区域相邻的2个第1杂质区域之间流动。附图说明图1是表示本专利技术的第1实施方式的掩模型ROM的构成的电路图；图2是表示图1所示的第1实施方式的掩模型ROM的存储单元阵列区域的构成的平面布局图；图3是表示图2所示的第1实施方式的掩模型ROM的存储单元阵列区域的沿100-100线的剖面图；图4是表示图2所示的第1实施方式的掩模型ROM的存储单元阵列区域的沿150-150线的剖面图；图5是用于说明本专利技术的第1实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图；图6是用于说明本专利技术的第1实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图；图7是用于说明本专利技术的第1实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图；图8是用于说明本专利技术的第1实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图； 图9是表示本专利技术的第2实施方式的掩模型ROM的存储单元阵列区域的构成的平面布局图；图10是图9所示的第2实施方式的掩模型ROM的存储单元阵列区域的沿250-250线的剖面图；图11是用于说明本专利技术的第2实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图；图12是表示本专利技术的第3实施方式的掩模型ROM的存储单元阵列区域的构成的平面布局图；图13是图12所示的第3实施方式的掩模型ROM的存储单元阵列区域的沿350-350线的剖面图；图14是用于说明本专利技术的第3实施方式的掩模型ROM的存储单元阵列区域的制造工艺的剖面图；图15是表示本专利技术的第4实施方式的掩模型ROM的构成的电路图；图16是表示图15所示的第4实施方式的掩模型ROM的存储单元阵列区域的构成的平面布局图；图17是图16所示的第4实施方式的掩模型ROM的存储单元阵列区域的沿400-400线的剖面图；图18是图16所示的第4实施方式的掩模型ROM的存储单元阵列区域的沿450-450线的剖面图。图中7-字线，8-位线，9、9a、9b-存储单元，10-二极管，11-p型硅基板(半导体基板)，12-n型杂质区域(第1杂质区域)，14-p型杂质区域(第2杂质区域)，21、57-接触孔(连接孔)，27-布线层，31、41-多晶硅层(第1半导体层)具体实施方式下面，根据附图说明本专利技术的实施方式。此外，在下面的实施方式中，说明作为本专利技术的存储器的一个例子的掩模型ROM。(第1实施方式)图1是表示本专利技术的第1实施方式的掩模型ROM的构成的电路图。图2是表示图1所示的第1实施方式的掩模型ROM的存储单元阵列区域的构成的平面布局图。图3是表示图2所示的第1实施方式的掩模型ROM的存储单元阵列区域的沿100-100线的剖面图。图4是表示图2所示的第1实施方式的掩模型ROM的存储单元阵列区域的沿150-150线的剖面图。首先，参照图1～图4，说明第1实施方式的掩模型ROM的构成。第1实施方式的掩模型ROM，如图1所示，备有地本文档来自技高网...

【技术保护点】
一种存储器，具有：在半导体基板的主表面上形成，作为在存储单元中包含的二极管的一个电极以及字线起作用的第１导电型的第１杂质区域；在上述第１杂质区域１２的表面隔开规定间隔地形成多个，且作为上述二极管的另一个电极起作用的第２导电型的第２杂质区域；在上述半导体基板上形成，与上述第２杂质区域连接的位线；和设置在上述位线的上层，以每个规定间隔与上述第１杂质区域连接的布线。

【技术特征摘要】
JP 2005-6-24 2005-1843351.一种存储器，具有在半导体基板的主表面上形成，作为在存储单元中包含的二极管的一个电极以及字线起作用的第1导电型的第1杂质区域；在上述第1杂质区域12的表面隔开规定间隔地形成多个，且作为上述二极管的另一个电极起作用的第2导电型的第2杂质区域；在上述半导体基板上形成，与上述第2杂质区域连接的位线；和设置在上述位线的上层，以每个规定间隔与上述第1杂质区域连接的布线。2.根据权利要求1所述的存储器，其特征在于，以在与上述第1杂质区域的延伸方向交叉的方向延伸的方式形成上述位线；以沿上述第1杂质区域的延伸方向延伸的方式形成上述布线。3.根据权利要求2...

【专利技术属性】
技术研发人员：山田光一，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]