非易失存储器及其制造方法技术

本发明专利技术提供了一种非易失存储单元，包括：源区和漏区，设置在半导体衬底中并彼此分隔开；源极选择线和漏极选择线，设置在该源区和漏区之间的半导体衬底上方。该源极选择线和漏极选择线分别与源区和漏区相邻设置。该非易失存储单元还包括单元栅极图案，设置在源极选择线与漏极选择线之间的半导体衬底上方；第一浮置杂质区，设置在位于源极选择线和单元栅极图案之间的间隙区下面的半导体衬底中；和第二浮置杂质区，设置在位于漏极选择线和单元栅极图案之间的间隙区下面的半导体衬底中。该单元栅极图案和选择线之间的距离小于选择线的宽度。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置及其制造方法，且更具体而言，涉及一种具有三晶体管存储单元的。
技术介绍
半导体存储器可以分类为例如易失存储器或非易失存储器。易失存储器当它们的电源中断时可能丢失它们的存储数据，而非易失存储器即使当它们的电源中断时也可以保留它们的存储数据。因此，非易失存储器已经广泛地用在例如智能卡的存储卡和例如手机的移动通讯系统中。非易失存储器可以分类为例如“与非”(NAND)型闪存器或“或非”(NOR)型闪存器。与NAND型闪存器相比，NOR型闪存器可以具有相对大的感测容度。此外，NOR型闪存器的单位单元可以仅由一个单元晶体管构成。然而，可能存在与NOR型闪存器相关的某些困难。例如，当NOR型闪存器的任何一个存储单元被过度擦除且与该过度擦除的单元共享一个位线的相邻单元具有编程状态时，可能难以选择性地读出存储在该编程单元中的数据。这是因为虽然该编程单元在读取模式中被选择，但不期望的漏电流可能流过该过度擦除的单元和与其连接的位线。为了解决上述过度擦除的困难，在NOR型闪存器中已经采用双晶体管存储单元，包括彼此串连的一个单元晶体管和一个选择晶体管。该双晶体管存储单元可以使用沟道热电子(CHE)注入现象来编程。然而，上述NOR型闪存器可能仍需要大的编程电流，且因此可能也具有高功耗。因此，已经提出三晶体管存储单元来克服上述单个晶体管存储单元和双晶体管存储单元的困难(例如过度擦除和高功耗)。三晶体管存储单元已经广泛用在智能卡的闪存器中，其可以选择性地擦除由分别连接到8个相邻位线的8个存储单元构成的单个字节。在Arai等人题为“Semiconductor Device and Method of Fabricating theSame”的美国专利第6,680,230号中公开了三晶体管存储单元的例子。根据Arai等人的上述文献，三晶体管存储单元包括两个选择晶体管和形成在该选择晶体管之间的一个单元晶体管，且该选择晶体管和单元晶体管的栅极图案使用常规的光刻和蚀刻工艺形成。因此，选择栅极图案和单元栅极图案之间的距离可以由光刻工艺的分辨率极限来控制。结果，可能存在对于减小三晶体存储单元所占据面积的限制。换言之，可能存在对于提高采用三晶体管存储单元的闪存器集成密度的限制。此外，根据Arai等人的上述文献，选择栅极图案具有与单元栅极图案相同的堆叠栅极结构。换言之，每个单元栅极图案包括依次堆叠的浮置栅极和字线(或控制栅电极)，且每个选择栅极图案包括主栅电极(或选择线)和虚拟栅电极，它们分别相应于浮置栅极和字线。因此，可能需要对接(butting)接触技术来将主栅电极电连接到虚拟栅电极，而且也可能需要用于对接接触的额外面积。因此，需要具有与常规非易失存储器相比集成密度提高的非易失存储器及其形成方法。
技术实现思路
根据本专利技术的示范性实施例，提供了一种非易失存储单元。该非易失存储单元包括设置在半导体衬底中并彼此分隔开的源区和漏区、设置在位于源区和漏区之间的半导体衬底上方的源极选择线和漏极选择线。该源极选择线和漏极选择线设置得分别与源区和漏区相邻。该非易失存储单元还包括设置在位于源极选择线和漏极选择线之间的半导体衬底上方的单元栅极图案、设置在位于源极选择线和单元栅极图案之间的间隙区下面的半导体衬底中的第一浮置杂质区、和设置在位于漏极选择线和单元栅极图案之间的间隙区下面的半导体衬底中的第二浮置杂质区。单元栅极图案与选择线之间的距离可以小于选择线的宽度。在本专利技术的一些示范性实施例中，单元栅极图案可以包括依次堆叠的浮置栅极、栅极间绝缘层和字线图案，且每个选择线可以是单导电层。该字线图案可以包括依次堆叠的字线和盖层图案。在此情形，浮置栅极可以与字线和盖层图案自对准，因此具有与字线和盖层图案基本相同的宽度。或者，字线图案可以包括依次堆叠的字线和盖层图案以及覆盖该字线和盖层图案的侧壁的字线分隔件。在此情形，浮置栅极可以与字线分隔件自对准，因此具有比字线和盖层图案宽度更大的宽度。在另一示范性实施例中，非易失存储单元还可以包括覆盖选择线侧壁和单元栅极图案侧壁的主分隔件。该主分隔件可以包括填充选择线和单元栅极图案之间的间隙区的第一主分隔件和与源区和漏区相邻设置的第二主分隔件。源区可以包括设置在位于源极选择线侧壁上的第二主分隔件下面的轻掺杂源区和接触该轻掺杂源区的重掺杂源区。漏区可以包括设置在位于所述漏极选择线侧壁上的第二主分隔件下面的轻掺杂漏区和接触该轻掺杂漏区的重掺杂漏区。第一和第二浮置杂质区具有基本上与轻掺杂源区和漏区相同的杂质浓度。侧壁盖层可以夹置于浮置栅极和第一主分隔件之间以及选择线和第二主分隔件之间。在另一该示范性实施例中，第一硬掩模图案和第二硬掩模图案可以分别设置在源极选择线和漏极选择线上。在另一示范性实施例中，层间绝缘层可以设置在具有单元栅极图案和选择线的衬底上，且位线可以设置在所述层间绝缘层上。该位线可以电连接到漏区，并设置得横跨所述单元栅极图案和选择线。在另一示范性实施例中，隧穿绝缘层可以设置在单元栅极图案和半导体衬底之间。而且栅极绝缘层可以设置在选择线与半导体衬底之间。该隧穿绝缘层和栅极绝缘层可以由相同材料层构成。在根据本专利技术的示范性实施例中，提供了一种非易失存储单元的制造方法。该方法包括在半导体衬底上形成初级栅极图案；形成在所述初级栅极图案上堆叠的栅极间绝缘层和字线图案；在所述字线图案的两侧壁上形成第一牺牲分隔件；使用所述第一牺牲分隔件和字线图案作为蚀刻掩模蚀刻所述初级栅极图案，以形成栅极图案；除去所述第一牺牲分隔件；在所述栅极图案的两端上分别形成第一和第二硬掩模图案。第一和第二硬掩模图案基本上平行于所述字线图案形成。该方法还包括使用所述字线图案和硬掩模图案作为掩模蚀刻栅极图案，以分别形成字线图案下面的浮置栅极、源极选择线和漏极选择线、以及第一硬掩模图案和第二硬掩模图案。浮置栅极、栅极间绝缘层图案和字线图案构成单元栅极图案。根据本专利技术的另一示范性实施例，提供了一种制造非易失存储器的方法。该方法包括在半导体衬底的预定区域中形成隔离层，以界定多个平行有源区；在该有源区上形成隧穿绝缘层；在具有隧穿绝缘层的衬底上形成栅极导电层；构图该栅极导电层以形成具有开口的初级栅极图案，该开口暴露有源区之间的隔离层的预定区域；和形成堆叠在具有初级栅极图案的衬底上的栅极间绝缘层图案和字线。该字线图案横跨有源区和开口形成。该方法还包括在字线图案的两侧壁上形成第一牺牲分隔件，其中第一牺牲分隔件形成为覆盖存在于字线图案两侧的开口；使用第一牺牲分隔件和字线图案作为掩模蚀刻初级栅极图案以形成栅极图案；除去第一牺牲分隔件；在栅极图案两端上分别形成第一和第二硬掩模图案，第一和第二硬掩模图案形成为基本平行于字线图案；和使用字线图案和第一和第二硬掩模图案作为蚀刻掩模蚀刻栅极图案，因此形成交叠字线图案下面的有源区的多个浮置栅极，且交叉有源区的源极选择线和漏极选择线分别形成在第一和第二硬掩模图案下面。该浮置栅极、栅极件绝缘层图案和字线图案构成单元栅极图案。附图说明通过结合附图的下列描述中，可以更详细地理解本专利技术的示范性实施例，在附图中图1是示出在根据本专利技术的示范性实施例的非易失存储器中采用的部分单元阵列区的等效电路图；图2是示出图1所示的单元阵列区的成对存本文档来自技高网...

【技术保护点】
一种非易失存储单元，包括：源区和漏区，形成在半导体衬底中并彼此分隔开；源极选择线和漏极选择线，设置在所述源区和漏区之间的半导体衬底上方，所述源极选择线和漏极选择线分别与所述源区和漏区相邻；单元栅极图案，设置在所述源极 选择线与漏极选择线之间的半导体衬底上方；第一浮置杂质区，设置在位于所述源极选择线和单元栅极图案之间的间隙区下面的半导体衬底中；和第二浮置杂质区，设置在位于所述漏极选择线和单元栅极图案之间的间隙区下面的半导体衬底中，其 中所述单元栅极图案和选择线之间的距离小于所述选择线的宽度。

【技术特征摘要】
KR 2005-7-20 65914/051.一种非易失存储单元，包括源区和漏区，形成在半导体衬底中并彼此分隔开；源极选择线和漏极选择线，设置在所述源区和漏区之间的半导体衬底上方，所述源极选择线和漏极选择线分别与所述源区和漏区相邻；单元栅极图案，设置在所述源极选择线与漏极选择线之间的半导体衬底上方；第一浮置杂质区，设置在位于所述源极选择线和单元栅极图案之间的间隙区下面的半导体衬底中；和第二浮置杂质区，设置在位于所述漏极选择线和单元栅极图案之间的间隙区下面的半导体衬底中，其中所述单元栅极图案和选择线之间的距离小于所述选择线的宽度。2.根据权利要求1所述的非易失存储单元，其中所述单元栅极图案包括浮置栅极、栅极间绝缘层和字线图案，且每个所述选择线包括单个导电层。3.根据权利要求2所述的非易失存储单元，其中所述字线图案包括字线和盖层图案，且所述浮置栅极与所述字线和盖层图案自对准，从而与所述字线和盖层图案具有基本相同的宽度。4.根据权利要求2所述的非易失存储单元，其中所述字线图案包括字线和盖层图案，和字线分隔件，覆盖所述字线的侧壁和所述盖层图案的侧壁，其中所述浮置栅极与所述字线分隔件自对准从而宽于所述字线和盖层图案。5.根据权利要求1所述的非易失存储单元，还包括覆盖所述选择线的侧壁和所述单元栅极图案的侧壁的主分隔件，其中所述主分隔件包括填充所述选择线和单元栅极图案之间的间隙区的第一主分隔件和与所述源区和漏区相邻设置的第二主分隔件。6.根据权利要求5所述的非易失存储单元，其中所述源区包括设置在位于所述源极选择线侧壁上的第二主分隔件下面的轻掺杂源区和接触所述轻掺杂源区的重掺杂源区，且所述漏区包括设置在位于所述漏极选择线侧壁上的第二主分隔件下面的轻掺杂漏区和接触所述轻掺杂漏区的重掺杂漏区，其中所述第一和第二浮置杂质区具有基本上与所述轻掺杂源区和轻掺杂漏区相同的杂质浓度。7.根据权利要求5所述的非易失存储单元，还包括夹置于所述浮置栅极和第一主分隔件之间以及所述选择线和第二主分隔件之间的侧壁盖层。8.根据权利要求1所述的非易失存储单元，还包括所述源极选择线上的第一硬掩模图案；和所述漏极选择线上的第二硬掩模图案。9.根据权利要求1所述的非易失存储单元，还包括层间绝缘层，设置在具有所述单元栅极图案和选择线的衬底上；和位线，设置在所述层间绝缘层上并电连接到所述漏区，其中所述位线设置来横跨所述单元栅极图案和选择线。10.根据权利要求1所述的非易失存储单元，还包括隧穿绝缘层，设置在所述单元栅极图案和半导体衬底之间；和栅极绝缘层，设置在所述选择线与半导体衬底之间，其中所述隧穿绝缘层和栅极绝缘层由相同材料层构成。11.一种非易失存储单元的制造方法，包括在半导体衬底上形成初级栅极图案；形成堆叠在所述初级栅极图案上的栅极间绝缘层和字线图案；在所述字线图案的两侧壁上形成第一牺牲分隔件；使用所述第一牺牲分隔件和字线图案作为蚀刻掩模蚀刻所述初级栅极图案，以形成栅极图案；除去所述第一牺牲分隔件；在所述栅极图案的两端上分别形成第一和第二硬掩模图案，所述第一和第二硬掩模图案基本上平行于所述字线图案形成；和使用所述字线图案和硬掩模图案作为掩模蚀刻所述栅极图案，以分别形成字线图案下方的浮置栅极、源极选择线和漏极选择线、以及第一硬掩模图案和第二硬掩模图案，其中所述浮置栅极、栅极间绝缘层图案和字线图案构成单元栅极图案。12.根据权利要求11所述的方法，还包括在形成所述初级栅极图案之前在所述半导体衬底上形成隧穿绝缘层。13.根据权利要求11所述的方法，其中所述初级栅极图案由多晶硅层形成。14.根据权利要求11所述的方法，其中形成所述栅极间绝缘层图案和字线图案包括在具有初级栅极图案的衬底上形成栅极间绝缘层、控制栅极导电层和盖层；和构图所述盖层、控制栅极导电层和栅极间绝缘层以形成栅极间绝缘层图案、字线和盖层图案。15.根据权利要求14所述的方法，还包括在所述字线侧壁上和盖层图案侧壁上形成字线分隔件。16.根据权利要求14所述的方法，其中所述盖层通过堆叠主盖层和牺牲盖层而形成。17.根据权利要求16所述的方法，其中所述主盖层由相对于初级栅极图案具有蚀刻选择性的绝缘层形成，且所述牺牲盖层由相对于主盖层具有蚀刻选择性的绝缘层形成。18.根据权利要求11所述的方法，其中所述第一牺牲分隔件由氮化硅层形成。19.根据权利要求11所述的方法，其中形成所述第一和第二硬掩模图案包括在除去第一牺牲分隔件之后在所述字线图案侧壁上和栅极图案侧壁上形成第二牺牲间隔壁，所述第二牺牲分隔件形成为宽度小于第一牺牲分隔件的宽度以暴...

【专利技术属性】
技术研发人员：田喜锡，韩晶昱，李昌勋，姜盛泽，徐辅永，权赫基，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]