半导体元件制造方法技术

一种半导体元件，包括栅极结构、源极区、漏极区与一对介电阻挡层。栅极结构设置于基底上。源极区与漏极区分别设置于栅极结构两侧的基底中，其中在栅极结构下方、且位于在源极区与漏极区之间有通道区。一对介电阻挡层分别设置于栅极结构下方的基底中，且位于源极区与漏极区之间。介电阻挡层可以减少纳米级元件的漏极引发阻挡降低效应。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种适用于于纳米级元件的金氧。
技术介绍
随着集成电路集成度的日益提升，半导体元件的尺寸亦随之缩小。当金氧半导体(Metal Oxide Semiconductor，MOS)晶体管的尺寸缩小时，其通道长度亦必须随之缩小。然而，MOS晶体管的通道尺寸不能无限制的缩减。当其长度缩小到某一定的程度时，各种因通道长度变小而衍生的问题便会发生，这个现象便称为短通道效应。而所谓的短通道效应除了会造成元件启始电压(Vt)下降以与栅极电压(Vg)对MOS晶体管的控制发生问题之外，另一击穿效应的现象也将随着通道尺寸的缩短而影响MOS晶体管的操作。尤其是当金氧半导体(Metal Oxide Semiconductor，MOS)晶体管的尺寸缩小至进入纳米等级(Nanometer scale)时，短通道效应与击穿效应会更为严重，而使得半导体元件无法进一部的缩小。现有对于抑制半导体元件的短通道效应及击穿效应的方法已有许多研究。图1所绘示为现有一种半导体元件的结构剖面图。请参照图1，此半导体元件由基底100、栅极结构102、间隙壁108、源极区110、漏极区112、轻掺杂区114及口袋型掺杂区116。栅极结构102设置于基底100上，栅极结构102具有栅氧化层104与栅极导体层106。间隙壁108设置于栅极结构102的侧壁。源极区110与漏极区112设置于栅极结构102两侧的基底100中。轻掺杂区114设置于间隙壁108下方的基底100中，且与源极区110或漏极区112相邻。口袋型掺杂区116(Pocket Implantregion，又称为Halo Implant region)设置于轻掺杂区114下方。口袋型掺杂区116中所注入的离子型态为与轻掺杂区114及源极区110/漏极区112中所掺杂的离子型态相反，用以抑制半导体元件的短通道效应及击穿效应。在上述的半导体元件中，于轻掺杂区114的底下设置一反态的掺杂区(口袋型掺杂区)，可抑制半导体元件的短通道效应及击穿效应。然而，由于在形成此种半导体元件的工艺中，需要经过多道热工艺，而会造成口袋型掺杂区中所掺杂的离子产生扩散，因此对于抑制短通道效应的功效实在有限。而且，在半导体元件中设置口袋型掺杂区116与轻掺杂区114将不利于半导体元件的尺寸的缩小，而无法提高元件的集成度。
技术实现思路
本专利技术的目的就是在提供一种，于源极区与漏极区之间设置有介电阻挡层，而可以降低漏极的电场，并减少短通道效应。本专利技术的再一目的是提供一种，不需要设置轻掺杂区及口袋掺杂区，而可以增加元件集成度，并能够适用于纳米级元件。本专利技术提出一种半导体元件，包括栅极结构、源极区、一漏极区与一对介电阻挡层。栅极结构设置于基底上。源极区与漏极区分别设置于栅极结构两侧的基底中，其中在栅极结构下方、且位于在源极区与漏极区之间有通道区。一对介电阻挡层分别设置于栅极结构下方的基底中，且位于源极区及漏极区之间。在上述的半导体元件中，一对介电阻挡层可邻接栅极结构或者一对介电阻挡层与栅极结构之间分别相距一距离。一对介电阻挡层的材料包括氧化硅。在上述的半导体元件中，一对介电阻挡层为多层结构。此一对介电阻挡层分别包括一氧化硅层与一氮化硅层，且氧化硅层邻接通道区。氧化硅层邻接栅极结构，氮化硅层与栅极结构相距一距离。在上述的半导体元件中，栅极结构包括栅介电层、栅极导体层与顶盖层。在栅极结构的侧壁可设置间隙壁。在本专利技术的半导体元件中，由于在源极区及漏极区与通道区之间设置有介电阻挡层，因此可以降低漏极的电场，并减少短通道效应。而且，在上述的半导体元件中，不需要设置轻掺杂区及口袋掺杂区，而可以增加元件集成度。此外，由于介电阻挡层可以减少纳米级元件的漏极引发阻挡降低(Drain Induced Barrier Lowering，DIBL)效应，因此本专利技术的半导体元件能够适用于纳米级元件。此外，在上述的半导体元件中，由于通过栅极结构与介电阻挡层之间的间隙使通道区与源极区/漏极区连通在一起，而可降低操作电压。本专利技术提出一种半导体元件的制造方法，首先提供基底，并于基底上形成栅极结构。接着，以栅极结构为掩模，移除部分基底，而于栅极结构两侧的基底中形成具有一深度的开口。于开口所暴露的基底上形成第一介电阻挡层后，于栅极结构与栅极结构下方的基底的侧壁形成第二介电阻挡层。然后，移除未被第二介电阻挡层覆盖的第一介电阻挡层，并于开口中形成第一半导体层，此第一半导体层具有一厚度，第一半导体层的厚度小于开口的深度。移除高于第一半导体层的表面的部分第二介电阻挡层，并于开口中形成第二半导体层。之后，于栅极结构两侧的第二半导体层与第一半导体层中形成源极区与漏极区。在上述的半导体元件的制造方法中，在移除高于第一半导体层的表面的部分第二介电阻挡层的步骤后，还包括移除高于第一半导体层的表面的部分第一介电阻挡层。在上述的半导体元件的制造方法中，第一介电阻挡层的材料包括氧化硅。于开口所暴露的基底上形成第一介电阻挡层的方法包括热氧化法或化学气相沉积法的其中之一。在上述的半导体元件的制造方法中，于栅极结构与栅极结构下方的基底的侧壁形成第二介电阻挡层的方法是先于基底上形成介电材料层，然后进行各向异性蚀刻工艺，移除部分此介电材料层。第二介电阻挡层的材料包括氮化硅。在上述的半导体元件的制造方法中，第一半导体层与第二半导体层的材料包括外延硅。第一半导体层与第二半导体层的形成方法包括选择性外延法。本专利技术提出一种半导体元件的制造方法，首先提供基底，并于此基底上形成栅极结构。以栅极结构为掩模，而于栅极结构两侧的基底中形成一开口。于栅极结构下方的基底的侧壁形成介电阻挡层后，于开口中形成半导体层。之后，于栅极结构两侧的半导体层中形成源极区与漏极区。在上述的半导体元件的制造方法中，介电阻挡层的材料包括氧化硅。在上述的半导体元件的制造方法中，于栅极结构与栅极结构下方的基底的侧壁形成介电阻挡层的方法是先于基底上形成介电材料层，然后进行各向异性蚀刻工艺，移除部分介电材料层。在上述的半导体元件的制造方法中，半导体层的材料包括外延硅。半导体层的形成方法包括选择性外延法。在本专利技术的半导体元件的制造方法中，由于在源极区与漏极区之间形成有介电阻挡层，因此可以降低漏极的电场，并减少短通道效应。而且，在本专利技术的半导体元件的制造方法中，不需要形成轻掺杂区及口袋掺杂区的工艺，因此可以增加元件集成度。此外，由于介电阻挡层可以减少纳米级元件的漏极引发阻挡降低(Drain Induced Barrier Lowering，DIBL)效应，因此本专利技术的半导体元件能够适用于纳米级元件。此外，在本专利技术的半导体元件的制造方法中，由于更进一步移除部分介电阻挡层，通过栅极结构与介电阻挡层之间的间隙使通道区与源极区/漏极区连通在一起，而可降低操作电压。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明如下。附图说明图1绘示为现有半导体元件的结构剖面图。图2A所绘示为本专利技术的一优选实施例的半导体元件的结构示意图。图2B所绘示为本专利技术的另一优选实施例的半导体元件的结构示意图。图2C所绘示为本专利技术的一优选实施例的半导体元件的结构示意图。图2D所绘示为本专利技术的另一优选实施例的半导体元本文档来自技高网...

【技术保护点】
一种半导体元件，包括：一栅极结构，设置于一基底上；一源极区与一漏极区，分别设置于该栅极结构两侧的该基底中，其中在该栅极结构下方、且位于在该源极区与该漏极区之间有一通道区；以及一对介电阻挡层，分别设置于该栅极结构下方的 该基底中，且位于该源极区及该漏极区之间。

【技术特征摘要】
1.一种半导体元件，包括一栅极结构，设置于一基底上；一源极区与一漏极区，分别设置于该栅极结构两侧的该基底中，其中在该栅极结构下方、且位于在该源极区与该漏极区之间有一通道区；以及一对介电阻挡层，分别设置于该栅极结构下方的该基底中，且位于该源极区及该漏极区之间。2.如权利要求1所述的半导体元件，其中该对介电阻挡层邻接该栅极结构。3.如权利要求1所述的半导体元件，其中该对介电阻挡层与该栅极结构之间分别相距一距离。4.如权利要求1所述的半导体元件，其中该对介电阻挡层的材料包括氧化硅。5.如权利要求1所述的半导体元件，其中该对介电阻挡层为多层结构。6.如权利要求1所述的半导体元件，其中该对介电阻挡层分别包括一氧化硅层与一氮化硅层，且该氧化硅层邻接该通道区。7.如权利要求6所述的半导体元件，其中该氧化硅层邻接该栅极结构，该氮化硅层与该栅极结构相距一距离。8.如权利要求1所述的半导体元件，其中该栅极结构包括一栅介电层、一栅极导体层与一顶盖层。9.如权利要求1所述的半导体元件，还包括一间隙壁，设置于该栅极结构的侧壁。10.一种半导体元件的制造方法，包括提供一基底；于该基底上形成一栅极结构；以该栅极结构为掩模，移除部分该基底，而于该栅极结构两侧的该基底中形成具有一深度的一开口；于该开口所暴露的该基底上形成一第一介电阻挡层；于该栅极结构及该栅极结构下方的该基底的侧壁形成一第二介电阻挡层；移除未被该第二介电阻挡层覆盖的该第一介电阻挡层；于该开口中形成一第一半导体层，该第一半导体层具有一厚度，该厚度小于该深度；移除高于该第一半导体层的表面的部分该第二介电阻挡层；于该开口中形成一第二半导体层；以及于该栅极结构两侧的该第二半导体层与该第一半导体层中形成一源极区与一漏极区。11.如权利要求10所述的半导体元件的制造方法，其中在移除高于该第一半...

【专利技术属性】
技术研发人员：周志文，朱志勋，
申请(专利权)人：茂德科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]