半导体存储器件的读出放大器部分制造技术

提供一种半导体存储器件的读出放大器部分，该半导体存储器件包括存储单元阵列和排列在该存储单元阵列的列方向的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送，所述读出放大器部分包括：布局单元的阵列，各布局单元分别包括形成在阱区中的读出放大器的电路部分，各布局单元不包括任何用于偏置上述阱区的接触；和设置在所述布局单元之外并配置成用于偏置所述阱区的接触。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

某些常规半导体存储器件采用了由锁存型差分放大器电路构成的读出放大器。下面借助用于放大动态随机存取存储器(DRAM)中的位线电位的读出放大器部分作为例子介绍常规差分放大器的电路设置。
技术介绍
图1中所示的读出放大器部分包括位线对/BL<2>和BL<2>(<2>以例子表示)、均衡器和多路调制器(EQL&MUX)101、N沟道读出放大器(NSA)102、NSA公用源线103、NSA设置驱动器(NSA set driver)104、和DQ栅(传送输入输出数据的栅极)105。均衡器包括N沟道晶体管(以下称为NFETs)Q11、Q12和Q13。多路调制器包括NFETs Q14和Q15。NSA 102包括NFETs Q16和Q17。NSA公用源线103给NSA102中的NFETs Q16和Q17的公用源线提供“0”写电位VBLL(例如Vss)。NSA设置驱动器104将VBLL提供给NSA公用源线103。DQ栅105包括NFETs Q18和Q19。给DQ栅105的右端进一步提供P沟道读出放大器(PSA)106、PSA公用源线107和PSA设置驱动器108。PSA 106包括P沟道晶体管(以下称为PFETs)Q20和Q21。PSA公用源线107将“1”写电位(例如VBLH)传送给PSA 106中的晶体管Q20和Q21的公用源线，PSA设置驱动器108将VBLH提供给PSA公用源线107。另外，PSA 106后接由NFETs Q22和Q23构成的多路调制器和由NFETs Q24、Q25和Q26构成的均衡器。给每个位线对提供上述这种读出放大器；这样，如图1的下部所示，也为/BL<0>和BL<0>(<0>只是举例而已)提供相同的电路。在右边和左边的VBLH/2电源线给位线对提供均衡电位VBLH/2。CSL表示列选择信号线。虽然未示出，各由单元电容器和单元晶体管构成的存储单元在读出放大器部分的相对侧上连接到每个位线对。图1的读出放大器的主要部分是由NSA 102和PSA 106形成的，它们每个的晶体管交叉耦合到位线对。NSA 102的公用源线103通过由NFET构成的NSA设置驱动器104连接到处于“0”写电位VBLL(例如Vss)的位线恢复电源线。PSA 106的公用源线107通过由PFET构成的PSA设置驱动器108连接到处于“1”写电位VBLH的位线恢复电源线。通过上述常规读出放大器，NSA设置驱动器由NFET形成，PSA设置驱动器由PFET形成。在读出时，锁存信号NSET和bPSET分别被设置到高和低，由此将位线之间的小电位差放大，以便分别将位线BL(或/BL)在高电位一侧设置为“1”写电位，将位线/BL(或BL)在低电位一侧设置为“0”写电位。
技术实现思路
根据本专利技术的一个方案，提供了一种半导体存储器件的读出放大器部分，该半导体存储器件包括存储单元阵列和排列在该存储单元阵列的列方向的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送，所述读出放大器部分包括布局单元的阵列，各布局单元分别包括形成在阱区中的读出放大器的电路部分，各布局单元不包括任何用于偏置上述阱区的接触；和设置在所述布局单元之外并配置成用于偏置所述阱区的接触。本专利技术还提供了一种半导体存储器件的读出放大器部分，该半导体存储器件包括存储单元阵列和排列在该存储单元阵列的列方向的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送，所述读出放大器部分包括多个布局单元的阵列，其中包括的各布局单元的阵列分别包含读出放大器的电路部分，对于多个阵列中的每一个，所述布局单元的间距小于位线对的间距。本专利技术还提供了又一种半导体存储器件的读出放大器部分，该半导体存储器件包括存储单元阵列和排列在存储单元阵列的列方向的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送，所述读出放大器部分包括以小于位线对的间距的间距布置的读出放大器阵列；和存在于所述读出放大器部分和所述存储单元阵列之间的边界上的间距变化区域。附图说明图1表示常规半导体存储器件的读出放大器部分的电路布置；图2是常规读出放大器部分的方框图；图3是用于解释将设置驱动器放置在字线针脚区(stitch region)和不规则区中的常规方法的示意图；图4表示根据本专利技术第一实施例的PSA设置驱动器的电路布置；图5是根据本专利技术第二实施例的PSA设置驱动器的设置信号的时序图；图6表示根据本专利技术第四和第九实施例的读出放大器部分的布置；图7表示根据本专利技术第五和第八实施例构成PSA设置驱动器的PFET和NFET的布置的图形布局；图8是根据本专利技术第六实施例用于PSA设置驱动器的设置信号的时序图；图9表示根据本专利技术第七实施例的位线过驱动PSA设置驱动器的电路布置； 图10是用于根据本专利技术第七实施例的位线过驱动PSA设置驱动器的设置信号的时序图；图11表示根据本专利技术第十实施例的读出放大器晶体管和DQ栅晶体管的重复布图。具体实施例方式下面参照附图详细介绍本专利技术的实施例；但是，为了清楚对比本专利技术和常规技术之间的差别，将介绍怎样在读出放大器部分中放置设置驱动器的常规技术的布置。如图2所示，在常规布置中，为相对小数量(例如一到四个)的读出放大器提供一个设置驱动器，并且设置驱动器在重复读出放大器布局的方向以规则间隔与NSA和PSA相邻设置。如此放置的设置驱动器称为分布设置驱动器。在图2的示例分布设置中，每两个NSAs放置一个NSA设置驱动器，每两个PSAs放置一个PSA设置驱动器。有另一种方法是，一个设置驱动器在相对大数量的读出放大器的公用源线当中共享，这种设置驱动器一起放在重复布置读出放大器的区域以外的区域中。如此放置的设置驱动器称为集中设置驱动器。设置驱动器可以放置成分布形式，也可以放置成集中形式。然而，利用分布形式，设置驱动器的位置必须设置成与NSAs和PSAs相邻，如图2所示。由于设置驱动器的尺寸相对于读出放大器来说不大，因此为较少数量的读出放大器设置一个设置驱动器将降低布图效率，结果是在位线方向增加了读出放大器部分的尺寸。DRAM的整个单元阵列由被读出放大器区域分割的很多单元阵列块构成。因此，每个读出放大器的尺寸稍有增加就会对芯片尺寸有很大影响。为此，在常规DRAMs中一般采用集中设置驱动器。经常在WL针脚区中布置集中设置驱动器，其中在字线(WL)延伸方向(图2的垂直方向)每两个或多个行(两个或多个位线对)提供一个WL针脚区。WL针脚区是接合低电阻的金属字线和相对高电阻的栅互连线的区域。而且，由于读出放大器的重复周期(间距)比位线对/BL和BL的重复周期稍小一些，因而设置驱动器可以放置在不规则区域中(见USP5636158)。这种布置的例子示于图3中。在本例中，NSA设置驱动器放置在WL针脚区中，而PSA设置驱动器放置在WL针脚区和包括MDQ开关的不规则区中。在图1的读出放大器部分中，使用的NFETs的数量远大于本文档来自技高网...

【技术保护点】
一种半导体存储器件的读出放大器部分，该半导体存储器件包括存储单元阵列和排列在该存储单元阵列的列方向的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送，所述读出放大器部分包括：布局单元的 阵列，各布局单元分别包括形成在阱区中的读出放大器的电路部分，各布局单元不包括任何用于偏置上述阱区的接触；和设置在所述布局单元之外并配置成用于偏置所述阱区的接触。

【技术特征摘要】
JP 2001-1-5 000475/20011.一种半导体存储器件的读出放大器部分，该半导体存储器件包括存储单元阵列和排列在该存储单元阵列的列方向的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送，所述读出放大器部分包括布局单元的阵列，各布局单元分别包括形成在阱区中的读出放大器的电路部分，各布局单元不包括任何用于偏置上述阱区的接触；和设置在所述布局单元之外并配置成用于偏置所述阱区的接触。2.根据权利要求1的读出放大器部分，其中，所述布局单元以小于所述位线对的间距的间距设置在所述布局单元的阵列中。3.根据权利要求1的读出放大器部分，其中，在各布局单元之间设置附加区域，而所述接触设置在该附加区域中。4.根据权利要求3的读出放大器部分，其中，除了该附加区域之外，所述布局单元以规则的间距设置。5.根据权利要求3的读出放大器部分，其中，由于所述布局单元的间距小于位线对的间距，在布局单元之间产生该附加区域。6.根据权利要求5的读出放大器部分，其中，除了该附加区域之外，所述布局单元以规则间距设置。7.根据权利要求2的读出放大器部分，其中，在所述读出放大器部分和所述存储单元阵列之间的边界上存在间距变化区域。8.一种半导体存储器件的读出放大器部分，该半导体存储器件包括存储单元阵列和排列在该存储单元阵列的列方向的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来...

【专利技术属性】
技术研发人员：加藤大辅，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]