制作沟槽半导体器件的方法及其结构技术

在一种实施方式中，制作一种沟槽半导体器件，其沿着沟槽的侧壁具有第一厚度的氧化物，而且沿着该沟槽的底部的至少一部分具有更厚的厚度。

【技术实现步骤摘要】

本专利技术一般地涉及电子设备，更特别地，涉及制作半导体器件的方法及其结构。
技术介绍
过去，半导体工业利用各种方法和结构制作应用沟槽的半导体器件，该沟槽采用如二氧化硅的绝缘体作为衬里。这些加衬的沟槽(linedtrenches)具有各种各样的应用，诸如为金属氧化物半导体(MOS)场效应晶体管(FET)形成栅极绝缘体。一种特别的应用是用来形成功率MOS晶体管的栅极。这种MOS晶体管有时称作沟槽FET或TFET。一种制作加衬的沟槽的方法使用两个不同的工艺步骤来形成绝缘体。在该沟槽的底部上形成二氧化硅或氧化物，然后沿着该沟槽的侧壁形成氧化物。在形成底部氧化物之后形成侧壁氧化物会在形成该底部氧化物时使该关键的沟槽侧壁暴露于多个处理步骤，而且导致在该侧壁与底部氧化物的界面增加应力。该增加的应力通常导致界面处的侧壁氧化物减薄。制作加衬的沟槽的另一种方法同时在沟槽的底部和围绕该沟槽开口的沟槽的顶部形成厚氧化物。沟槽开口附近的氧化物被称作角氧化物(角氧化物)。在2004年2月17日网站IP.com公开的文章，IPCOM000021950D，题目为“Trench Power MOSFET Having LowGate Charge”的公开出版物公开了这种加衬沟槽的一个例子。沟槽的顶部的厚氧化物缩小在沟槽顶部的开口，通常使得很难在沟槽内形成导电材料。在沟槽顶部的氧化物生长还限制了能够形成在沟槽底部的氧化物的厚度。因此，希望有一种加衬沟槽及其制造方法，便于在沟槽的底部形成厚氧化物、在后续处理步骤中保护沟槽的侧壁、减少最终器件内的应力、不阻碍用导电材料填充沟槽、不限制沟槽底部的氧化物的厚度。
技术实现思路
根据本专利技术的一个方面，提供一种制作沟槽半导体器件的方法，包括提供具有第一表面的半导体衬底；从第一表面向该半导体衬底内形成第一开口，其中第一开口具有侧壁和底部；在第一开口的侧壁和底部上形成第一二氧化硅层达到第一厚度；并且增加沿该底部的一部分第一二氧化硅层的所述第一厚度达到第二厚度，而基本上不增加位于侧壁上的第一二氧化硅层的所述第一厚度，其中所述第二厚度大于所述第一厚度。根据本专利技术的另一方面，提供一种制作沟槽半导体器件的方法，包括提供具有第一表面的半导体衬底；从第一表面向该半导体衬底内形成第一开口，其中第一开口具有侧壁和底部；在该侧壁和该底部上形成第一二氧化硅层达到第一厚度；在该侧壁上的第一二氧化硅层上，但未在位于底部上的至少第一部分的第一二氧化硅层上，形成第一多晶硅层；并且增加第一部分的第一二氧化硅层的所述第一厚度达到第二厚度，而基本上不增加该侧壁上的第一二氧化硅层的所述第一厚度，其中所述第二厚度大于所述第一厚度。根据本专利技术的再一方面，提供一种沟槽半导体器件，包括具有第一表面的半导体衬底；从第一表面向半导体衬底内延伸的开口，该开口具有侧壁和底部；和在该开口的侧壁上形成的第一厚度的和在该开口的底部上形成的第二厚度的第一二氧化硅层，其中所述第二厚度大于所述第一厚度。附图说明图1说明了根据本专利技术的半导体器件的一部分的实施方式的放大截面部分； 图2说明了根据本专利技术说明制作图1半导体器件的方法的实施方式的早期阶段的一部分的图1的半导体器件一部分的放大截面；图3-图9说明了根据本专利技术说明制作图1半导体器件的方法的实施方式的后续阶段的一部分的图1的半导体器件一部分的放大截面；为了简单和清楚的说明，附图中的元件不必按比例绘制，并且在不同附图中的相同标记表示相同的元件。此外，为了简化说明书，公知的步骤和元件的说明和细节被忽略掉了。尽管在此该器件也许被解释为某种N沟或P沟器件，但是本领域普通技术人员应当理解，根据本专利技术互补器件也是可以的。为了附图的清楚，器件结构的掺杂区被说明为具有通常的直线边缘和精确的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活的缘故，掺杂区域的边缘通常不是直线的，并且拐角不是精确的角度。具体实施例方式图1说明了应用了氧化物衬里的沟槽如沟槽28、29、30的半导体器件10的一个示例性实施方式的一部分的放大截面图。用箭头以通常的方式指出沟槽28、29、30。器件10形成在具有第一表面或顶表面15的半导体衬底11上。形成沟槽28、29、30以具有第一厚度的、沿着沟槽28、29、30侧壁的氧化物41和大于第一厚度的第二厚度的、沿着沟槽28、29、30的底部的氧化物46。在侧壁上的氧化物41的厚度在氧化物46形成期间基本上保持相同的厚度，并且其比底部的氧化物46的厚度薄得多。此外，沟槽28-30的侧壁与接近沟槽28-30开口的表面15形成了大于90度的角。对于图1中说明的示例性实施方式，使用沟槽28、29、30以形成具有诸如晶体管25、26和27的多个互连垂直功率MOSFET单元的垂直功率MOSFET。具有多个互连单元的功率MOSFET对于本领域技术人员是公知的。用箭头以通常的方式标识晶体管25、26和27。在其它的实施方式中，可以使用任何的沟槽28-30作为单独的晶体管或其它类型的半导体器件的一部分。图2说明了制作器件10的方法实施方式的早期阶段的一部分的器件10一部分的放大截面。该说明参考图1和图2。衬底11通常包括具有在衬底12的表面上形成的外延层13的块材半导体衬底12。然而，在某些实施方式中，可以不需要外延层13，而且器件10可以形成在块材半导体衬底12上。在这种情况下，表面15将是衬底12的顶表面。表面15的一部分可以被掺杂以形成衬底11内的掺杂区14。在优选实施方式中，块材衬底12是重掺杂N型，层13是轻掺杂N型，且区域14是P型。衬底11的区域20用来形成诸如晶体管25、26和27的晶体管和其它的有源和无源元件。衬底11的其他区域可以用于其它类型的器件。第一隔离层17，典型地，二氧化硅形成于衬底11的表面15上。第一保护层18形成于层17的上面。在下文中将进一步看到，使用保护层18有助于形成氧化物41和46，并且有助于确保接近表面的沟槽28-30的开口的宽度等于或宽于远于该开口的沟槽28-30的宽度。这种配置有利于接下来在沟槽28-30内形成导电材料。用于层18的材料是限制氧扩散的材料，由此限制层18下面的任何层的氧化。尽管层18是以单层材料示出，但是它也可以是不同材料类型的分层结构。层17和18优选分别为二氧化硅和在氮化硅上覆盖氧化硅的叠层。通常在层18上应用一掩膜，没有示出，贯穿层18和氧化物17形成开口21以暴露区域21内的表面15的一部分。在下文中将进一步看到，随后将利用开口21形成场氧化物区域。图3说明了制作半导体器件10的方法的实施方式在后续阶段的器件10一部分的放大截面图。掩膜31，由虚线说明，被应用于层18上，并且被图形化以具有形成沟槽28、29和30的开口。利用掩膜31中的开口形成贯穿层18、贯穿层17的开口，到衬底11内第一深度37，由此形成用于沟槽28、29和30的衬底11中的开口。作为本领域的公知常识，用于刻蚀层18和17的化学材料通常不同用于刻蚀衬底11的化学材料。在优选实施方式中，使用基于氟的各向异性的RIE类型蚀刻来蚀刻层17和18。衬底11内的用于沟槽28、29和30开口可以通过各种公知的技术来形成，诸如典型地使用氟或溴化学材料的反应离子刻蚀(RIE)或诸如波希法本文档来自技高网...

【技术保护点】
一种制作沟槽半导体器件的方法，包括：　　　　提供具有第一表面的半导体衬底；　　　　从第一表面向该半导体衬底内形成第一开口，其中第一开口具有侧壁和底部；　　　　在第一开口的侧壁和底部上形成第一二氧化硅层达到第一厚度；并且　　　　增加沿该底部的一部分第一二氧化硅层的所述第一厚度达到第二厚度，而基本上不增加位于侧壁上的第一二氧化硅层的所述第一厚度，其中所述第二厚度大于所述第一厚度。

【技术特征摘要】
US 2005-10-24 11/256,4091.一种制作沟槽半导体器件的方法，包括提供具有第一表面的半导体衬底；从第一表面向该半导体衬底内形成第一开口，其中第一开口具有侧壁和底部；在第一开口的侧壁和底部上形成第一二氧化硅层达到第一厚度；并且增加沿该底部的一部分第一二氧化硅层的所述第一厚度达到第二厚度，而基本上不增加位于侧壁上的第一二氧化硅层的所述第一厚度，其中所述第二厚度大于所述第一厚度。2.如权利要求1的方法，其中形成所述第一开口包括在第一表面上形成第二二氧化硅层，在第二二氧化硅层上形成保护层，并且贯穿该保护层而且贯穿第二二氧化硅层形成第一开口。3.如权利要求2的方法，其中形成所述第一开口包括底切该保护层第一距离，使得该侧壁的一部分延伸到该保护层的下面。4.如权利要求3的方法，其中在所述侧壁上形成第一二氧化硅层包括在位于保护层下面的一部分侧壁上形成第一二氧化硅层。5.一种制作沟槽半导体器件的方法，包括提供具有第一表面的半导体衬底；从第一表面向该半导体衬底内形成第一开口，其中第一开口具有侧壁和底部；在该侧壁和该底部上形成第一二氧化硅层达到第一厚度；在该侧壁上的第一二氧化硅层上，但未在位于底部上的至少第一部分的第一二氧化硅层上，形成第一多晶硅层；并且增加第一部分的第一二氧化硅层的所述第一...

【专利技术属性】
技术研发人员：戈登M格里瓦纳，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：US[美国]