一种底部栅极薄膜晶体管阵列结构及其制造方法技术

一种底部栅极薄膜晶体管阵列结构，在这种结构中，底部栅电极和栅极引线的厚度、层状结构或材料不同。该结构的制作方法是在制作薄膜晶体管液晶显示器（ＴＦＴ　　ＬＣＤ）的薄膜晶体管（ＴＦＴ）阵列（Ａｒｒａｙ）时，用于形成像素驱动电极和底部栅电极的导电薄膜是通过同一工艺过程形成的由下层透明导电层和上层金属层构成的复合薄膜。制作完成后，底部栅电极保持复合薄膜的层状结构，而透明的像素驱动电极由复合膜剥离不透明的金属层后的透明导电层形成。通过上述结构和方法制造的薄膜晶体管阵列结构，使底部栅极薄膜晶体管阵列结构更加合理，制作工艺更加简单。

【技术实现步骤摘要】

该专利技术属于薄膜晶体管液晶显示器(TFT LCD)领域，尤其是与薄膜晶体管阵列(TFT Array)更具相关性。
技术介绍
对大尺寸TFT LCD而言，TFT LCD阵列的引线随之增长，因此保持较低的阵列引线电阻十分关键。在材料电阻率一定的前提下，降低TFT LCD阵列引线电阻的办法是制作更宽、更厚的引线。通常更宽的引线会降低像素开口率，在此不进行详述。目前，用于有源LCD的a-Si TFT阵列结构中，绝大部分采用底部栅极背沟道腐蚀型TFT阵列单元结构，5mask工艺技术为其实现的主流工艺技术。图1、图1A和图1B中是一种目前大量采用典型的5Masks工艺制作的底栅型TFT阵列单元结构。其中，底部栅电极和栅极引线是在同一工艺步骤中形成的，厚度结构相同。通常，为保证栅极引线的导电性，电极较厚，造成TFT结构的不平整，其典型的TFT单元结构和实现这种结构的5mask工艺流程见图1C。这种方法对器件结构和工艺有两个限制，一是栅极和栅极引线同质、同构；二是栅极引线必须在栅绝缘层、有源层等结构形成之前制作。在此限制下，当试图通过增厚电极降低栅引线电阻时，底栅也随之增厚。这种方法会产生以下负面影响，一是栅的上层结构薄膜的台阶覆盖困难，易产生缺陷；二是整个TFT阵列基板的平整性下降，对后续的Cell工艺产生不利影响；三是制作顺序的限制不利于TFT阵列引线的整体优化。此外，通过简化工艺步骤降低成本，也是制作是TFT器件一种典型的思路。比较典型的简化技术有利用half tone mask技术，把5mask工艺简化为4mask工艺，其中，a-Si有源层masking和源漏电极masking合并成一次。通过half tone mask技术的4mask工艺，原来的a-Si有源层masking和源漏金属masking被合并为1次masking。总体上对5mask工艺简化效果如图2。主要效果在于简化了1次mask工序。如果源漏金属采用干法刻蚀，还可能与a-Si的干法腐蚀进行合并，进一步简化。但half tone masking工艺难度大，简化效果也有限。简化工艺的基础是相邻的工艺过程类同，方法相似，顺序兼容。目前主流的底栅沟道腐蚀型TFT阵列结构，沉积和腐蚀方法差异很大的金属(或ITO)层与a-Si(或SiNx)层相间排列，在不改变这一结构的条件下，仅通过工艺方法的变化(如half tone技术)进行工艺简化的效果是有限的。
技术实现思路
因此，本专利技术目的是提供一种可较好的满足TFT LCD中对TFT结构平整性和引线导电性要求的底部栅极薄膜晶体管阵列结构。本专利技术的另一目的是通过简化薄膜晶体管阵列的制造工艺过程，降低制造成本。为了实现上述目的，本专利技术提供一种底部栅极薄膜晶体管阵列结构，包括玻璃基板，形成于玻璃基板上的底部栅电极，形成于底部栅电极上的包含有有源沟道的CVD复合膜，沟道一端的源漏电极与源漏引线相连，另一端的源漏电极与像素驱动电极引线相连，底部栅电极与栅极引线相连，其特征在于所述的底部栅电极和栅极引线为分别制作的两个独立的部分，其厚度、层状结构或材料不同。其中所述的底部栅电极为层结构不连续的结构，其被其上绝缘层和栅极引线遮住部位是由下层透明导电层和上层金属层复合薄膜形成的，未被遮住部位为透明导电层，下层透明导电层和上层金属层复合薄膜为ITO层与金属Mo层，透明导电层为ITO层。所述的源漏引线在与栅极引线交叉处是通过源漏引线跨接线进行连接的，源漏引线跨接线位于栅极引线和源漏引线的下方，且源漏引线跨接线与栅极引线之间由CVD复合膜形成的绝缘层隔开。所述源漏引线跨接线为层结构不连续的结构，其被源漏引线及源漏引线跨接线上的绝缘层遮住部位为下层透明导电层和上层金属层复合薄膜形成的，未被遮住部位为透明导电层，下层透明导电层和上层金属层复合薄膜为ITO层与金属Mo层，透明导电层为ITO层。所述的底部栅电极和栅极引线连接处为栅极引线在上、栅电极在下。所述的像素驱动电极与薄膜晶体管有源沟道一端的源漏电极是通过像素驱动电极引线连接的，且像素驱动电极引线位于像素驱动电极之上。所述的栅极引线在一侧与阵列的相邻行对应像素延伸到该栅极引线下方的像素驱动电极形成存储电容，其介质层为CVD复合膜。为了实现上述目的，本专利技术提供一种制作底部栅极薄膜晶体管阵列结构方法，该方法包括在玻璃基板上形成下层透明导电层和上层金属层复合薄膜结构的像素驱动电极、栅电极、源漏引线跨接线步骤；在栅电极上、相邻的像素驱动电极上、源漏引线跨接线上分别形成薄膜晶体管部分、存储电容介质层部分和源漏引线跨接线上的绝缘层步骤；形成栅极引线、源漏引线、像素驱动电极引线步骤；剥离复合薄膜、形成薄膜晶体管的导电沟道步骤；形成钝化层步骤。其中所述的形成像素驱动电极、栅电极、源漏引线跨接线步骤是用磁控溅射的方法，在玻璃基板上形成下层透明导电层和上层金属层的复合薄膜，然后进行掩膜，并用对应的腐蚀液腐蚀上层金属层和下层透明导电层，形成像素驱动电极、栅电极和源漏引线跨接线图形。所述的剥离复合薄膜步骤为复合膜湿法蚀刻，其是在形成栅极引线、源漏引线、像素驱动电极引线后，通过增加腐蚀时间和/或变更腐蚀剂手段获得的。所述的下层透明导电层和上层金属层构成的复合薄膜为ITO层和金属Mo层。所述的薄膜晶体管部分，存储电容介质层部分和源漏引线跨接线上的绝缘层为SiNx/a-Si/n+a-Si复合膜。所述的步骤形成的栅电极的厚度薄于栅极引线的厚度。通过本专利技术提供的底部栅极薄膜晶体管阵列结构，由于其底部栅电极和栅极引线可以采用不同的材质或结构等分别制作，厚度也可以在较大的范围内按需要分别选择，因此底部栅电极相对于栅极引线做得很薄，因此与常规5Masks工艺厚底部栅电极TFT结构相比，栅绝缘层、有源层和引线电极等各层薄膜均相对平整，容易形成良好的台阶覆盖性，减少缺陷的产生。本专利技术提供的制作底部栅极薄膜晶体管阵列结构方法，通过溅射的方法形成透明导电层/金属层复合膜，1次mask工艺及对应的腐蚀工艺，同时形成像素驱动电极、底部栅电极等图形。并且，透明导电层、金属通常都采用湿法腐蚀，因此也有可能在一次湿法腐蚀工艺步骤中，通过变换腐蚀条件完成腐蚀。这样有可能在原来5mask工艺技术的基础上，减少1次mask工艺、1次溅射工艺和1次湿法腐蚀工艺，如图3所示，且降低了薄膜晶体管的制作成本。下面结合说明书附图和具体实施例，对本专利技术的技术方案做进一步的详细描述。附图说明图1为一种典型5mask工艺底栅背沟道腐蚀型TFT阵列单元俯视图；图1A为图1A-A部分截面图；图1B为图1B-B部分截面图；图1C为5mask工艺流程图；图2为half tone mask技术的4mask工艺总体上对5mask工艺简化效果图；图3为本专利技术复合膜淀积光刻后的状态图；图3A为图3A-A部分截面图；图3B为图3B-B部分截面图；图3C为图3C-C部分截面图；图3D为图3D-D部分截面图； 图4为本专利技术CVD复合膜淀积光刻后的状态图；图4A为图4A-A部分截面图；图4B为图4B-B部分截面图；图4C为图4C-C部分截面图；图4D为图4D-D部分截面图；图5为本专利技术工艺步骤完成后的TFT阵列单元结构；图5A为图5A-A部分截面图；图5B为图5B-B部分截本文档来自技高网...

【技术保护点】
一种底部栅极薄膜晶体管阵列结构，包括：玻璃基板，形成于玻璃基板上的底部栅电极，形成于底部栅电极上的包含有有源沟道的ＣＶＤ复合膜，沟道一端的源漏电极与源漏引线相连，另一端的源漏电极与像素驱动电极引线相连，底部栅电极与栅极引线相连，其特征在于：所述的底部栅电极和栅极引线为分别制作的两个独立的部分，其厚度、层状结构或材料不同。

【技术特征摘要】
1.一种底部栅极薄膜晶体管阵列结构，包括玻璃基板，形成于玻璃基板上的底部栅电极，形成于底部栅电极上的包含有有源沟道的CVD复合膜，沟道一端的源漏电极与源漏引线相连，另一端的源漏电极与像素驱动电极引线相连，底部栅电极与栅极引线相连，其特征在于所述的底部栅电极和栅极引线为分别制作的两个独立的部分，其厚度、层状结构或材料不同。2.根据权利要求1所述的一种底部栅极薄膜晶体管阵列结构，其特征在于所述的底部栅电极为层结构不连续的结构，其被其上绝缘层和栅极引线遮住部位是由下层透明导电层和上层金属层复合薄膜形成的，未被遮住部位为透明导电层。3.根据权利要求2所述的一种底部栅极薄膜晶体管阵列结构，其特征在于所述的下层透明导电层和上层金属层复合薄膜为ITO层与金属Mo层，透明导电层为ITO层。4.根据权利要求1或2或3所述的一种底部栅极薄膜晶体管阵列结构，其特征在于所述的源漏引线在与栅极引线交叉处是通过源漏引线跨接线进行连接的，源漏引线跨接线位于栅极引线和源漏引线的下方，且源漏引线跨接线与栅极引线之间由CVD复合膜形成的绝缘层隔开。5.根据权利要求4所述的一种底部栅极薄膜晶体管阵列结构，其特征在于所述源漏引线跨接线为层结构不连续的结构，其被源漏引线及源漏引线跨接线上的绝缘层遮住部位为下层透明导电层和上层金属层复合薄膜形成的，未被遮住部位为透明导电层。6.根据权利要求5所述的一种底部栅极薄膜晶体管阵列结构，其特征在于所述的下层透明导电层和上层金属层复合薄膜为ITO层与金属Mo层，透明导电层为ITO层。7.根据权利要求1或2或3所述的一种底部栅极薄膜晶体管阵列结构，其特征在于所述的底部栅电极和栅极引线连接处为栅极引线在上、栅电极在下。8.根据权利要求6所述的一种底部栅极薄膜晶体管阵列结构，其特征在于所述的底部栅电极和栅极引线连接处为栅极引线在上、栅电极在下。9.根据权利要求1或2或3所述的一种底部栅极薄膜晶体管阵列结构，其特征在于所述的像素驱动电极与薄膜晶体管有源沟道一端的源漏电极是通过像素驱动电极引线连接的，且像素驱动电极引线位于像素驱动电极之上。10.根据权利要求8所述的一种底部栅极薄膜晶体管阵列结构，其特征在于所述的像素驱动电极与薄膜晶体管有源沟道一端的源漏电极是通过像素驱动电极引线连接的，且像素驱动电极引线位于像素驱动电极之上。11.根据权利要求1或2或3所述的一种底部栅极薄膜晶体管阵列结构，其特征在于所述的栅极引线在一侧与阵列的相邻行对应像素延伸到该栅极引线下...

【专利技术属性】
技术研发人员：皇甫鲁江，
申请(专利权)人：北京京东方光电科技有限公司，京东方科技集团股份有限公司，
类型：发明
国别省市：11[中国|北京]