本发明专利技术为一种可编程／擦除的金属－绝缘体－硅（ＭＩＳ）电容器结构，使用ＳｉＯ↓［２］／ＨｆＯ↓［２］－Ａｌ↓［２］Ｏ↓［３］纳米叠层（ＨＡＮ）／Ａｌ↓［２］Ｏ↓［３］的介质层结构。本电容器具有高电容密度值４．５ｆＦ／μｍ↑［２］，分别在＋１２Ｖ的电压下编程和在－１２Ｖ电压下擦除５毫秒所得的存储窗口为１．４５Ｖ。在相同的工作电压和工作时间下，该电容器在进行编程和擦除操作时具有对称的正、负平带电压值，并且不存在擦除饱和现象。这原因在于原子层淀积高介电常数ＨＡＮ／Ａｌ↓［２］Ｏ↓［３］层的采用，使得隧穿氧化层（ＳｉＯ↓［２］）上的电压降增大，减小了阻挡氧化层（Ａｌ↓［２］Ｏ↓［３］）上的电压降，因此有效地防止了透过阻挡氧化层的Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ隧穿电流。
【技术实现步骤摘要】
本专利技术属电容器
，具体涉及一种高密度可擦写的金属-绝缘体-硅电容器结构。
技术介绍
便携式电子产品市场的日益膨胀大大刺激了非挥发存储器的研究发展。在众多非挥发存储结构中，快闪存储器由于其出色的性能和很好的工艺兼容性独占鳌头1。近些年来，由于存储单元的不断缩小，基于二氧化硅/氮化硅/二氧化硅(ONO)介质结构的下一代快闪存储器得到广泛的关注和研究1-4，因为多晶硅/ONO/硅(SONOS)结构具有较低的成本和耐辐射特性。在通常的SONOS结构中，氮化硅作为电荷存储层，而二氧化硅作为阻挡氧化层，然而擦除饱和、电荷捕获效率低是该结构中两个严重的缺陷5，6。此外，为了提高编程/擦除速度，穿过隧穿氧化层的电场(ETO)应该加大，而穿过阻挡氧化层上的电场(EBL)应该尽量减小，以避免Fowler-Nordheim(F-N)隧穿电流。前者可以通过降低隧穿氧化层厚度来实现，比如减少到2纳米7，但是这也会带来大量的存储电荷泄漏，因为电子隧穿几率随着隧穿氧化层的厚度减小成指数增长。后者可以通过加大阻挡氧化层的厚度来实现，但是这会引起工作电压增大，同样也会使得器件的小型化变得困难。基于ONO介质结构的MIS电容的工作原理如图1所示。当编程时，在金属栅极上加一正电压，此时能带图如图1(a)所示，电子从衬底隧穿通过隧穿氧化层(SiO2)到达电荷俘获层，完成写入操作。如果使用多晶硅作为栅极，那么此时还可能有空穴从栅极注入电荷俘获层(氮化硅)，因此会降低编程效率。当进行擦除操作时，在栅极上加一负电压，能带图如图1(b)所示，空穴从衬底向电荷俘获层(氮化硅)中注入，并与电子复合，甚至在氮化硅层中产生额外的正电荷，完成擦除操作。如果在进行擦除操作时，还有电子从栅极通过F-N隧穿注入到氮化硅层中，这会降低器件的擦除效率(擦除速率)。参考文献[1]K.-H.Wu，H.-C.Chien，C.-C.Chan，T.-S.Chen，and C.-H.Kao，IEEE Trans.ElectronDevices 52，2005987. K.W.S.Y.K.Lee，J.W.Hyun，J.D.Lee，B.-G.Park，S.T.Kang，J.，S.Y.H.D.Choe，J.N.Han，S.W.Lee，O.I.Kwon，C.Chung，D.Park，and a.K.Kim，IEEE Electron DeviceLett.25，2004317. S.H.K.Honda，and Y.Cho，Appl.Phys.Lett.86，200563515. S.-H.H.C.-H.Lee，Y.-C.Shin，J.-H.Choi，D.-G.Park，and K.Kim，Appl.Phys.Lett.86，2005152908. C.-H.C.Y.-H.Lin，C.-T.Lin，C.-Y.Chang，and T.-F.Lei，IEEE Electron Device Lett.26，2005154. K.-H.W.T.-S.Chen，H.Chung，and C.-H.Kao，IEEE Electron Device Lett.25，2004205. J.Bu and M.H.White，Solid-State Electron.44，2004113.
技术实现思路
本专利技术的目的在于提出一种具有快擦写速度、无擦除饱和、大存储窗口的MIS电容结构。本专利技术提出的MIS电容结构，其电容介质结构适合于快闪存储器单元-金属/氧化物/半导体场效应晶体管中的栅介质。其结构为依次以常用的热氧化SiO2做隧穿氧化层，采用高介电常数纳米叠层结构HfO2/Al2O3复合层做电荷俘获层，采用高介电常数材料Al2O3做阻挡层。因此在擦写模式下均能有效遏制通过阻挡层的电子注入，显著提高电容的存储特性，使得电容具有快速的编程/擦除特性，大存储窗口和高电容密度，同时不存在擦除饱和现象。该电容结构中，作为电荷俘获层的纳米叠层结构由2-3层HfO2/Al2O3的复合层组成，记为HAN结构，厚度为5-10nm，阻挡层采用Al2O3，厚度为6-12nm，隧穿氧化层热氧SiO2厚度为2-4nm。本专利技术提出的电容结构，衬底采用Si，作为隧穿氧化层的热氧化SiO2，可采用O2干氧化生长制备，作为电荷俘获层的HAN结构层可采用原子淀积法(ALD)交替生长HfO2、Al2O3得到，HfO2的单层厚度为1-4nm，Al2O3的单层厚度为0.5-2nm。阻挡层Al2O3也采用ALD淀积得到。最上面为磁控溅射制备的HfN和TaN作为金属栅。本电容器具有高电容密度值4.5fF/μm2，分别在+12V的电压下编程和在-12V电压下擦除5毫秒所得的存储窗口为1.45V。在相同的工作电压和工作时间下，该电容器在进行编程和擦除操作时具有对称的正、负平带电压值，并且不存在擦除饱和现象。这原因在于原子层淀积高介电常数HAN/Al2O3层的采用，使得隧穿氧化层(SiO2)上的电压降增大，减小了阻挡氧化层(Al2O3)上的电压降，因此有效地防止了透过阻挡氧化层的Fowler-Nordheim隧穿电流。附图说明图1.金属/ONO/硅结构快闪存储器(a)编程和(b)擦除操作时的能带示意图。图2.MIS结构剖面透射电子显微镜(TEM)图。图3.MIS在不同电压扫描范围下的高频C-V曲线。图4.(a)MIS电容在编程和擦除操作后的100KHz下的高频C-V曲线。(b)不同擦除时间下MIS电容的高频C-V曲线，擦除电压为-12V。图5.擦除时电容的能带示意图。实线为使用Al2O3作为阻挡层的MIS，虚线为使用SiO2作为阻挡层的MIS。图中标号1为隧穿氧化层，2为电荷俘获层，3为阻挡层。具体实施例方式下面通过实施例进一步具体描述本专利技术。采用热氧化的SiO2做隧穿氧化层，其物理厚度为2-4纳米；然后用HfO2/Al2O3组成的纳米叠层介质做电荷俘获层，其中HfO2单层的物理厚度为1-4纳米，Al2O3单层的物理厚度为0.5-2纳米，整个HAN层的物理厚度为3-10纳米；用Al2O3做阻挡层，其物理厚度控制在6-12纳米。最后磁控溅射的HfN或TaN做金属栅。例如，在4-8Ωcm(100)p型Si衬底上，先热氧化生长一层2.7nm SiO2，然后通过原子层淀积(ALD)交替生长2nm HfO2，1nm Al2O3得到HAN电荷俘获层，其总的物理厚度为6nm。紧接着用ALD方法淀积一层8nm的Al2O3薄膜作为阻挡层，并采用磁控反应溅射方法制备50纳米HfN/100纳米TaN做金属栅极材料。图2表明了上述MIS电容器的例子，为其剖面结构图(透射电子显微镜照片)。图3给出了此MIS结构在不同电压扫描范围时的高频电容-电压(C-V)特性，测试使用HP4284A进行。在C-V曲线中可以发现很明显的逆时针滞回现象，这说明此MIS具有显著的存储效应。当电压为6V时，滞回为1.5V；当电压升至10V时，滞回增加到3.1V，这表明此MIS具有很强的载流子捕获能力，这些陷阱中心存在于HfO2中的缺陷和HfO2/Al2O3的界面处。此MIS电容的电容值高达4.5fF/μm2，这要归功于使用了较高介电常数的电荷俘获层和阻挡层。图4(a)给出了不本文档来自技高网...
【技术保护点】
一种可擦写的金属－绝缘体－硅电容器结构，其特征在于依次以常用的热氧化ＳｉＯ↓［２］做隧穿氧化层，采用高介电常数纳米叠层结构ＨｆＯ↓［２］／Ａｌ↓［２］Ｏ↓［３］复合层做电荷俘获层，采用高介电常数材料Ａｌ↓［２］Ｏ↓［３］做阻挡层；衬底采用Ｓｉ；最上层为由磁控溅制备的ＨｆＮ和／或ＴａＮ，作为金属栅。
【技术特征摘要】
1.一种可擦写的金属-绝缘体-硅电容器结构，其特征在于依次以常用的热氧化SiO2做隧穿氧化层，采用高介电常数纳米叠层结构HfO2/Al2O3复合层做电荷俘获层，采用高介电常数材料Al2O3做阻挡层；衬底采用Si；最上层为由磁控溅制备的HfN和/或TaN，作为金属栅。2.根据权利要求1所述的可擦写的金属-绝缘体-硅电容...
【专利技术属性】
技术研发人员：丁士进，陈玮，张敏，张卫，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31[中国|上海]
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